參數(shù)資料
型號： DS3184N+
廠商： Maxim Integrated Products
文件頁數(shù)： 175/400頁
文件大?。?/td> 0K
描述： IC PACKET PHY W/LIU 400-CSBGA
產品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 40
類型： 調幀器
應用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應商設備封裝： 400-PBGA（27x27）
包裝： 管件
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DS3181/DS3182/DS3183/DS3184
256
12.7 HDLC
12.7.1 HDLC Transmit Side Register Map
The transmit side uses five registers.
Table 12-27. Transmit Side HDLC Register Map
ADDRESS
REGISTER
REGISTER DESCRIPTION
(0,2,4,6)A0h
HDLC Transmit Control Register
(0,2,4,6)A2h
HDLC Transmit FIFO Data Register
(0,2,4,6)A4h
HDLC Transmit Status Register
(0,2,4,6)A6h
HDLC Transmit Status Register Latched
(0,2,4,6)A8h
HDLC.TSRIE HDLC Transmit Status Register Interrupt Enable
(0,2,4,6)AAh
—
Unused
(0,2,4,6)ACh
—
Unused
(0,2,4,6)AEh
—
Unused
12.7.1.1 Register Bit Descriptions
Register Name:
HDLC.TCR
Register Description:
HDLC Transmit Control Register
Register Address:
(0,2,4,6)A0h
Bit #
15
14
13
12
11
10
9
8
Name
—
TDAL4
TDAL3
TDAL2
TDAL1
TDAL0
Default
0
1
0
Bit #
7
6
5
4
3
2
1
0
Name
—
TPSD
TFEI
TIFV
TBRE
TDIE
TFPD
TFRST
Default
0
Bits 12 to 8: Transmit HDLC Data Storage Available Level (TDAL[4:0]) – These five bits indicate the minimum
number of bytes ([TDAL*8]+1) that must be available for storage (do not contain data) in the Transmit FIFO for
HDLC data storage to be available. For example, a value of 21 (15h) results in HDLC data storage being available
(THDA = 1) when the Transmit FIFO has 169 (A9h) bytes or more available for storage, and HDLC data storage
not being available (THDA = 0) when the Transmit FIFO has 168 (A8h) bytes or less available for storage. Default
value (after reset) is 128 bytes minimum available.
Bit 6: Transmit Packet Start Disable (TPSD) – When 0, the Transmit Packet Processor will continue sending
packets after the current packet end. When 1, the Transmit Packet Processor will stop sending packets after the
current packet end.
Bit 5: Transmit FCS Error Insertion (TFEI) – When 0, the calculated FCS (inverted CRC-16) is appended to the
packet. When 1, the inverse of the calculated FCS (non-inverted CRC-16) is appended to the packet causing a
FCS error. This bit is ignored if transmit FCS processing is disabled (TFPD = 1).
Bit 4: Transmit Inter-frame Fill Value (TIFV) – When 0, inter-frame fill is done with the flag sequence (7Eh).
When 1, inter-frame fill is done with all ‘1’s.
Bit 3: Transmit Bit Reordering Enable (TBRE) – When 0, bit reordering is disabled (The first bit transmitted is the
LSB of the Transmit FIFO Data byte TFD[0]). When 1, bit reordering is enabled (The first bit transmitted is the MSB
of the Transmit FIFO Data byte TFD[7]).
Bit 2: Transmit Data Inversion Enable (TDIE) – When 0, the outgoing data is directly output from packet
processing. When 1, the outgoing data is inverted before being output from packet processing.
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PDF描述
DS3184+ IC PACKET PHY W/LIU 400-CSBGA
MAX4507CWN IC SIGNAL LINE PROTECTOR 18-SOIC
MAX4507CAP IC SIGNAL LINE PROTECTOR 20-SSOP
LFXP20C-4F484I IC FPGA 19.7KLUTS 340I/O 484-BGA
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參數(shù)描述
DS3184N+ 功能描述:網絡控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS318PIN 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC
DS-318PIN 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz
DS-318-PIN 功能描述:信號調節(jié) RoHS:否 制造商:EPCOS 產品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel
DS319 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Two-Way Power Divider 10500 MHz
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