All AC timing characteristics are specified with a 25 pF capacit" />
參數(shù)資料
型號： DS3184N+
廠商： Maxim Integrated Products
文件頁數(shù)： 319/400頁
文件大?。?/td> 0K
描述： IC PACKET PHY W/LIU 400-CSBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
類型： 調(diào)幀器
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 管件
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DS3181/DS3182/DS3183/DS3184
386
18.1 Fractional Port Characteristics
All AC timing characteristics are specified with a 25 pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8V.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, and Figure 18-6 apply to this interface.
Table 18-1. Fractional Port Timing
(VDD = 3.3V ±5%, Tj = -40°C to +85°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
t1
(Note 1)
19.23
ns
CLK Clock Duty Cycle (t2/t1)
t2/t1
(Note 2)
40
50
60
%
CLK Rise or Fall times (20% to 80%)
t3
(Note 2)
4
ns
(Note 3)
3
ns
DIN to CLK Setup Time
t5
(Note 4)
7
ns
(Note 3)
1
ns
CLK to DIN Hold Time
t6
(Note 4)
1
ns
(Note 5)
2
11
ns
CLK to DOUT Delay
t7
(Note 6)
2
9
ns
Note 1:
Any mode, 52MHz TCLKIn, RLCLKn input clocks.
Note 2:
Any mode, TCLKIn, RLCLKn input clocks.
Note 3:
TCLKIn, RLCLKn clock inputs to TOHMIn/TSOFIn, TFOHn/TSERn, TFOHENIn, RFOHENIn inputs.
Note 4:
TCLKOn, RCLKOn clock outputs to TOHMIn/TSOFIn, TFOHn/TSERn, TFOHENOn, RFOHENOn inputs.
Note 5:
TCLKIn, RLCLKn clock input to TSOFOn/TDENn, RSERn, RSOFOn/RDENn, TPDENOn, TPDATn, and RPDATn outputs.
Note 6:
TCLKOn, RCLKOn clock output to TSOFOn/TDENn, RSERn, RSOFOn/RDENn, TPDENOn, TPDATn and RPDATn outputs.
18.2 Line Interface AC Characteristics
All AC timing characteristics are specified with a 25 pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8V.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, and Figure 18-6 apply to this interface.
Table 18-2. Line Interface Timing
(VDD = 3.3V ±5%, Tj = -40°C to +85°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
t1
(Note 1)
19.23
ns
CLK Clock Duty Cycle (t2/t1)
t2/t1
(Note 2)
40
50
60
%
CLK Rise or Fall times (20% to 80 %)
t3
(Note 2)
4
ns
DIN to CLK Setup Time
t5
(Note 3)
4
ns
CLK to DIN Hold Time
t6
(Note 3)
0
ns
(Note 4)
2
10
ns
CLK to DOUT Delay
t7
(Note 5)
2
8
ns
Note 1:
Any mode, 52MHz TCLKIn, RLCLKn input clocks.
Note 2:
Any mode, TCLKIn, RLCLKn input clocks.
Note 3:
RLCLKn clock inputs to RPOSn/RDATn, RNEGn/RLCVn/ROHMIn inputs.
Note 4:
TCLKIn, RLCLKn clock input to TPOSn/TDATn, TNEGn/TOHMOn outputs.
Note 5:
TLCLKn, TCLKOn, RCLKOn clock output to TPOSn/TDATn, TNEGn/TOHMOn outputs.
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PDF描述
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參數(shù)描述
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DS318PIN 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC
DS-318PIN 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz
DS-318-PIN 功能描述:信號調(diào)節(jié) RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel
DS319 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Two-Way Power Divider 10500 MHz
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