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參數(shù)資料
| 型號： | DS3184N+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 363/400頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PACKET PHY W/LIU 400-CSBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 類型： | 調(diào)幀器 |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 管件 |
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DS3181/DS3182/DS3183/DS3184
65
PIN
TYPE
FUNCTION
JTAG
JTCLK
I
JTAG Clock
JTCLK: This clock input is typically a low frequency (less than 10 MHz) 50% duty
cycle clock signal.
JTMS
Ipu
JTAG Mode Select (with pullup)
JTMS: This input signal is used to control the JTAG controller state machine and is
sampled on the rising edge of JTCLK.
JTDI
Ipu
JTAG Data Input (with pullup)
JTDI: This input signal is used to input data into the register that is enabled by the
JTAG controller state machine and is sampled on the rising edge of JTCLK.
JTDO
Oz
JTAG Data Output
JTDO: This output signal is the output of an internal scan shift register enabled by the
JTAG controller state machine and is updated on the falling edge of JTCLK. The pin
is in the high impedance mode when a register is not selected or when the
JTRST
signal is high. The pin goes into and exits the high impedance mode after the falling
edge of JTCLK
JTRST
Ipu
JTAG Reset (active low with pullup)
JTRST: This input forces the JTAG controller logic into the reset state and forces the
JTDO pin into high impedance when low. This pin should be low while power is
applied and set high after the power is stable. The pin can be driven high or low for
normal operation, but must be high for JTAG operation.
CLAD
CLKA
I
Clock A
CLKA: This clock input is a DS3 signal (44.736MHz ±20ppm) when the CLAD is
disabled or it is one of the CLAD reference clock signals when the CLAD is enabled.
CLKB
IO
Clock B
CLKB: This pin is a E3 (34.368 MHz ±20 ppm) input signal when the CLAD is
disabled (reset default) or it can be enabled to output a generated clock when the
CLAD is enabled. The pin is driven low when it is not selected to output a clock signal
and the CLAD is enabled. See Table 10-11.
CLKC
IO
Clock C
CLKC: This pin is a STS-1 (51.84 MHz ±20ppm) input signal when the CLAD is
disabled or it can be enabled to output a generated clock when the CLAD is enabled.
The pin is driven low when it is not selected to output a clock signal and the CLAD is
enabled. See Table 10-11.
POWER
VSS
PWR
Ground, 0V potential. Common to digital core, digital IO and all analog circuits.
VDD
PWR
Digital 3.3V. Common to digital core and digital IO.
AVDDRn
PWR
Analog 3.3V for receive LIU on port n. Powers receive LIU on port n.
AVDDTn
PWR
Analog 3.3V for transmit LIU on port n. Powers transmit LIU on port n.
AVDDJn
PWR
Analog 3.3V for jitter attenuator on port n. Powers jitter attenuator on port n.
AVDDC
PWR
Analog 3.3V for CLAD. Powers clock rate adapter common to all ports.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS3184+ | IC PACKET PHY W/LIU 400-CSBGA |
| MAX4507CWN | IC SIGNAL LINE PROTECTOR 18-SOIC |
| MAX4507CAP | IC SIGNAL LINE PROTECTOR 20-SSOP |
| LFXP20C-4F484I | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| MAX4505EUK-T | IC SIGNAL LINE PROTECTOR SOT23-5 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS3184N+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS318PIN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC |
| DS-318PIN | 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz |
| DS-318-PIN | 功能描述:信號調(diào)節(jié) RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel |
| DS319 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Two-Way Power Divider 10500 MHz |
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