參數(shù)資料
型號: DS3184N+
廠商: Maxim Integrated Products
文件頁數(shù): 40/400頁
文件大小: 0K
描述: IC PACKET PHY W/LIU 400-CSBGA
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 40
類型: 調(diào)幀器
應(yīng)用: 數(shù)據(jù)傳輸
安裝類型: 表面貼裝
封裝/外殼: 400-BBGA
供應(yīng)商設(shè)備封裝: 400-PBGA(27x27)
包裝: 管件
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DS3181/DS3182/DS3183/DS3184
134
10.6 UTOPIA/POS-PHY/SPI-3 System Interface
10.6.1 General Description
The UTOPIA/POS-PHY system interface transports ATM cells or HDLC packets between the DS318x and an ATM
or Link Layer device. In UTOPIA mode, the DS318x is connected to an ATM layer device and cells are transported
via a UTOPIA L2 or UTOPIA L3 Bus. In POS-PHY packet mode, the DS318x is connected to a Link Layer device
and the packets are transported via a POS-PHY 2 or a POS-PHY 3 (or SPI-3) Bus. In POS-PHY cell mode, the
DS318x is connected to an ATM layer device and cells are transported via a POS-PHY 2 or a POS-PHY 3 (or SPI-
3) Bus. The system interface supports 8-bit, 16-bit, or 32-bit transfers at a rate of 66MHz or less.
The receive direction removes cell/packet data for each port from the FIFO, and outputs the cell/packet data to the
ATM/Link Layer device via the system interface.
The transmit direction inputs the cell/packet data from the ATM/Link Layer device via the system interface, and
stores the cell/packet data for each port in the FIFO.
See Figure 10-20 for the location of the system interface block in the DS318x devices.
Figure 10-20. System Interface Functional Diagram
DS3/E3
Transmit
LIU
IEEE P1149.1
JTAG Test
Access Port
Microprocessor
Interface
HDLC
FEAC
LLB
DL
B
DS3 / E3
Transmit
Formatter
DS3 / E3
Receive
Framer
Trail
Trace
Buffer
Tx Cell
Processor
Tx
FIFO
Sy
st
em
Int
er
fac
e
Rx Cell
Processor
Rx
FIFO
Tx Packet
Processor
SL
B
Rx Packet
Processor
DS3/E3
Receive
LIU
TAIS
TUA1
TX FRAC/
PLCP
RX FRAC/
PLCP
Clock Rate
Adapter
TX BERT
RX BERT
PL
B
AL
B
UA1
GEN
B3ZS/
HDB3
Encoder
B3ZS/
HDB3
Decoder
10.6.2 Features
Programmable system interface type – When performing cell mapping/demapping, the system interface can
be programmed as a UTOPIA Level 2 Bus, a UTOPIA Level 3 Bus, a POS-PHY Level 2 Bus, or a POS-PHY
Level 3 (or SPI-3) Bus. When performing packet mapping/demapping, the system interface can be
programmed as a POS-PHY Level 2 Bus or a POS-PHY Level 3 (or SPI-3) Bus.
Selectable system interface bus width – The data bus can be a 32-bit, 16-bit, or 8-bit bus at operations
speeds up to 66 MHz.
Supports multiple ports on the system interface – Each line has its own port address for access via the
system interface.
Supports per-port system loopback – Each port can be placed in system loopback which causes
cells/packets from the transmit FIFO to be looped back to the receive FIFO.
System interface byte reordering – In 16-bit and 32-bit modes, the received/transmitted order of the bytes
transferred across the system interface is programmable. i.e., the first byte received/transmitted by ATM cell /
packet processing can be transferred in [31:24] ([15:8]) or [7:0].
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PDF描述
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MAX4507CWN IC SIGNAL LINE PROTECTOR 18-SOIC
MAX4507CAP IC SIGNAL LINE PROTECTOR 20-SSOP
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參數(shù)描述
DS3184N+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流(最大值):595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS318PIN 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC
DS-318PIN 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz
DS-318-PIN 功能描述:信號調(diào)節(jié) RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel
DS319 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Two-Way Power Divider 10500 MHz