- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄16215 > DTMFDECODER-RD (Silicon Laboratories Inc)KIT REF DESIGN DTMF DECODER PDF資料下載
參數(shù)資料
| 型號： | DTMFDECODER-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 54/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT REF DESIGN DTMF DECODER |
| 應(yīng)用說明： | DTMF Decoder Ref Design AppNote |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 電信，DTMF 解碼器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | C8051F300 |
| 主要屬性： | 8kHz 采樣速率模數(shù)轉(zhuǎn)換器 |
| 次要屬性： | 16 個 Goertzel 濾波器 |
| 已供物品： | 板，軟件 |
| 產(chǎn)品目錄頁面： | 627 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | 336-1535-5-ND - IC 8051 MCU 8K FLASH 14-SOIC C8051F300-GMR-ND - IC 8051 MCU 8K FLASH 11QFN 336-1245-ND - IC 8051 MCU 8K FLASH 11QFN |
| 其它名稱： | 336-1283 |
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Rev. 2.9
147
C8051F300/1/2/3/4/5
SFR Definition 15.1.
Bit7:
TF1: Timer 1 Overflow Flag.
Set by hardware when Timer 1 overflows. This flag can be cleared by software but is auto-
matically cleared when the CPU vectors to the Timer 1 interrupt service routine.
0: No Timer 1 overflow detected.
1: Timer 1 has overflowed.
Bit6:
TR1: Timer 1 Run Control.
0: Timer 1 disabled.
1: Timer 1 enabled.
Bit5:
TF0: Timer 0 Overflow Flag.
Set by hardware when Timer 0 overflows. This flag can be cleared by software but is auto-
matically cleared when the CPU vectors to the Timer 0 interrupt service routine.
0: No Timer 0 overflow detected.
1: Timer 0 has overflowed.
Bit4:
TR0: Timer 0 Run Control.
0: Timer 0 disabled.
1: Timer 0 enabled.
Bit3:
IE1: External Interrupt 1.
This flag is set by hardware when an edge/level of type defined by IT1 is detected. It can be
cleared by software but is automatically cleared when the CPU vectors to the External Inter-
rupt 1 service routine if IT1 = 1. When IT1 = 0, this flag is set to ‘1’ when /INT1 is active as
defined by bit IN1PL in register IT01CF (see SFR Definition 8.11).
Bit2:
IT1: Interrupt 1 Type Select.
This bit selects whether the configured /INT1 interrupt will be edge or level sensitive. /INT1
is configured active low or high by the IN1PL bit in the IT01CF register (see SFR Definition
0: /INT1 is level triggered.
1: /INT1 is edge triggered.
Bit1:
IE0: External Interrupt 0.
This flag is set by hardware when an edge/level of type defined by IT0 is detected. It can be
cleared by software but is automatically cleared when the CPU vectors to the External Inter-
rupt 0 service routine if IT0 = 1. When IT0 = 0, this flag is set to ‘1’ when /INT0 is active as
defined by bit IN0PL in register IT01CF (see SFR Definition 8.11).
Bit0:
IT0: Interrupt 0 Type Select.
This bit selects whether the configured /INT0 interrupt will be edge or level sensitive. /INT0
is configured active low or high by the IN0PL bit in register IT01CF (see SFR Definition
0: /INT0 is level triggered.
1: /INT0 is edge triggered.
R/W
Reset Value
TF1
TR1
TF0
TR0
IE1
IT1
IE0
IT0
00000000
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
(bit addressable)
0x88
TCON: Timer Control
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