- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄16215 > DTMFDECODER-RD (Silicon Laboratories Inc)KIT REF DESIGN DTMF DECODER PDF資料下載
參數(shù)資料
| 型號： | DTMFDECODER-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 64/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT REF DESIGN DTMF DECODER |
| 應用說明： | DTMF Decoder Ref Design AppNote |
| 標準包裝： | 1 |
| 主要目的： | 電信，DTMF 解碼器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | C8051F300 |
| 主要屬性： | 8kHz 采樣速率模數(shù)轉換器 |
| 次要屬性： | 16 個 Goertzel 濾波器 |
| 已供物品： | 板，軟件 |
| 產(chǎn)品目錄頁面： | 627 (CN2011-ZH PDF) |
| 相關產(chǎn)品： | 336-1535-5-ND - IC 8051 MCU 8K FLASH 14-SOIC C8051F300-GMR-ND - IC 8051 MCU 8K FLASH 11QFN 336-1245-ND - IC 8051 MCU 8K FLASH 11QFN |
| 其它名稱： | 336-1283 |
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C8051F300/1/2/3/4/5
156
Rev. 2.9
16.1. PCA Counter/Timer
The 16-bit PCA counter/timer consists of two 8-bit SFRs: PCA0L and PCA0H. PCA0H is the high byte
(MSB) of the 16-bit counter/timer and PCA0L is the low byte (LSB). Reading PCA0L automatically latches
the value of PCA0H into a “snapshot” register; the following PCA0H read accesses this “snapshot” register.
Reading the PCA0L Register first guarantees an accurate reading of the entire 16-bit PCA0 counter.
Reading PCA0H or PCA0L does not disturb the counter operation. The CPS2-CPS0 bits in the PCA0MD
register select the timebase for the counter/timer as shown in Table 16.1. Note that in ‘External oscillator
source divided by 8’ mode, the external oscillator source is synchronized with the system clock,
and must have a frequency less than or equal to the system clock.
When the counter/timer overflows from 0xFFFF to 0x0000, the Counter Overflow Flag (CF) in PCA0MD is
set to logic 1 and an interrupt request is generated if CF interrupts are enabled. Setting the ECF bit in
PCA0MD to logic 1 enables the CF flag to generate an interrupt request. The CF bit is not automatically
cleared by hardware when the CPU vectors to the interrupt service routine, and must be cleared by soft-
ware (Note: PCA0 interrupts must be globally enabled before CF interrupts are recognized. PCA0 inter-
rupts are globally enabled by setting the EA bit and the EPCA0 bit to logic 1). Clearing the CIDL bit in the
PCA0MD register allows the PCA to continue normal operation while the CPU is in Idle mode.
Table 16.1. PCA Timebase Input Options
CPS2
CPS1
CPS0
Timebase
0
System clock divided by 12
0
1
System clock divided by 4
0
1
0
Timer 0 overflow
0
1
High-to-low transitions on ECI (max rate = system clock divided by 4)
1
0
System clock
1
0
1
External oscillator source divided by 8*
*Note: External oscillator source divided by 8 is synchronized with the system clock.
PCA0CN
C
F
C
R
C
F
0
C
F
2
C
F
1
SYSCLK/12
SYSCLK/4
Timer 0 Overflow
ECI
000
001
010
011
PCA0MD
C
I
D
L
W
D
T
E
C
F
C
P
S
1
C
P
S
0
W
D
L
C
K
C
P
S
2
IDLE
0
1
100
101
SYSCLK
External Clock/8
PCA0H
PCA0L
Snapshot
Register
To SFR Bus
Overflow
To PCA Interrupt System
CF
PCA0L
read
To PCA Modules
Figure 16.2. PCA Counter/Timer Block Diagram
相關PDF資料 |
PDF描述 |
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