- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377496 > intel386 SX (Intel Corp.) 32-Bit CPU With a 16-Bit External Data Bus And a 24-bit External Address Bus(帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | intel386 SX |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CPU With a 16-Bit External Data Bus And a 24-bit External Address Bus(帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器) |
| 中文描述： | 32位16位外部數(shù)據(jù)總線和24位外部地址總線CPU（帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器） |
| 文件頁數(shù)： | 40/102頁 |
| 文件大?。?/td> | 1166K |
| 代理商： | INTEL386 SX |
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Intel386
TM
SX MICROPROCESSOR
CLOCK (CLK2)
CLK2 provides the fundamental timing for the
Intel386 SX Microprocessor. It is divided by two in-
ternally to generate the internal processor clock
used for instruction execution. The internal clock is
comprised of two phases, ‘phase one‘ and ‘phase
two‘. Each CLK2 period is a phase of the internal
clock. Figure 5.2 illustrates the relationship. If de-
sired, the phase of the internal processor clock can
be synchronized to a known phase by ensuring the
falling edge of the RESET signal meets the applica-
ble setup and hold times t
25
and t
26
.
DATA BUS (D
15
–D
0
)
These three-state bidirectional signals provide the
general purpose data path between the Intel386 SX
Microprocessor and other devices. The data bus
outputs are active HIGH and will float during bus
hold acknowledge. Data bus reads require that read-
data setup and hold times t
21
and t
22
be met relative
to CLK2 for correct operation.
240187–16
Figure 5.1. Functional Signal Groups
240187–17
Figure 5.2. CLK2 Signal and Internal Processor Clock
40
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL386 | Intel386 EX Embedded Microprocessor |
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| Intel387 sx | SX Math Coprocessor(32位數(shù)學(xué)協(xié)處理器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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