- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377599 > L80227 (LSI CORP) 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | L80227 |
| 廠商： | LSI CORP |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) |
| 中文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封裝： | LQFP-64 |
| 文件頁數(shù)： | 92/158頁 |
| 文件大?。?/td> | 1084K |
| 代理商： | L80227 |
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Draft 6/5/00
5-2
Management Interface
Copyright 1999 by LSI Logic Corporation. All rights reserved.
5.1 Signal Description
The MI serial port has six pins:
MDC: serial shift clock input pin
MDIO: bidirectional data pin
MDA[3:0]n: physical address pins
The MDA[3:0]n pins configure the device for a particular address, from
0b0000 to 0b1111, such that 16 devices can exist in the same address
domain, and each be addressed separately over the MI serial port. When
an MI read or write cycle occurs, the device compares the internally
inverted and latched state of the MDA[4:0]n pins to the PHYAD[4:0]
address bits of the MI frame. If the states compare, the device knows it
is being addressed.
The MDA[3:0]n inputs share the same pins as the PLED[3:0]n LED
outputs, respectively. At powerup or reset, the LED output drivers are
3-stated for an interval called the power-on reset time. During the power-
on reset time, the level of these pins is latched into the device, inverted,
and used as the MI serial port physical device address.
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