- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377599 > L80227 (LSI CORP) 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) PDF資料下載
參數(shù)資料
| 型號： | L80227 |
| 廠商： | LSI CORP |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) |
| 中文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封裝： | LQFP-64 |
| 文件頁數(shù)： | 93/158頁 |
| 文件大?。?/td> | 1084K |
| 代理商： | L80227 |
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Draft 6/5/00
General Operation
5-3
Copyright 1999 by LSI Logic Corporation. All rights reserved.
5.2 General Operation
The MI serial port is idle when at least 32 continuous ones are detected
on the bi-directional MDIO data pin and remains idle as long as
continuous ones are detected. During idle, the MDIO output driver is in
the high-impedance state. When the MI serial port is in the idle state, a
0b01 pattern on the MDIO pin initiates a serial shift cycle. Control and
address bits are clocked into MDIO on the next 14 rising edges of MDC
(the MDIO output driver is still in a high-impedance state). If multiple
register access is not enabled, data is either shifted in or out on MDIO
on the next 16 rising edges of MDC, depending on whether a write or
read cycle was selected with the READ and WRITE operation bits. After
the 32 MDC cycles have been completed:
One complete register has been read or written
The serial shift process is halted
Data is latched into the device
The MDIO output driver goes into a high-impedance state.
Another serial shift cycle cannot be initiated until the idle condition is
detected again (at least 32 continuous ones).
Figure 5.1
shows a timing
diagram for a MI serial port cycle.
相關(guān)PDF資料 |
PDF描述 |
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