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參數(shù)資料
| 型號(hào)： | LXP730 |
| 廠商： | Intel Corp. |
| 元件分類(lèi)： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 49/70頁(yè) |
| 文件大?。?/td> | 531K |
| 代理商： | LXP730 |
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Multi-Rate DSL Framer
—
LXP730
Datasheet
49
5.2
MDSL Channel Configuration Registers (18 bytes)
5.2.1
Channel 1
Address: 01
Abbreviation: N1
Read/Write
5.2.2
Channel 2
Address: 02
Abbreviation: N2
Read/Write
5.2.3
Channel 3
Address: 03
Abbreviation: N3
Read/Write
Table 26. Number MDSL Channels
Bit
Name
Default
Description
<7:5>
Z_NUM
0
Number of Z bits in a group, valid values 0 - 7, Number of Z bits =
Z_NUM + 1. For T1/E1, only Z_NUM = 0 is valid
<4:0>
Number<4:0>
3
Number of MDSL channels, valid values: 3 - 17, Number of DSL
channels = Number + 1.
Table 27. Timeslot to Channel 1
Bit
Name
Default
Description
<7,6>
CH_CFG
0
Channel configuration: 00 codec, 01 Idle code, 10 PCM, 11 Async
data
<5:0>
TS
0
PCM timeslot, valid values 0 - 63.
Table 28. Timeslot to Channel 2
Bit
Name
Default
Description
<7,6>
CH_CFG
0
Channel configuration: 00 codec, 01 Idle code, 10 PCM, 11 Async
data
<5:0>
TS
0
PCM timeslot, valid values 0 - 63.
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