參數(shù)資料
型號： MCF5249VF140
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
封裝： 15 X 15 MM, MAPBGA-160
文件頁數(shù)： 193/454頁
文件大小： 6701K
代理商： MCF5249VF140
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16-6
MCF5249UM
MOTOROLA
Operation
16.4.2
BAUD RATE SELECTION
Baud rate is selected by writing a value from 2–255 into QMR[BAUD]. The QSPI uses a prescaler to derive
the QSPI_CLK rate from the system clock, SYSCLK, divided by two.
A baud rate value of zero turns off the QSPI_CLK.
The desired QSPI_CLK baud rate is related to SYSCLK and QMR[BAUD] by the following expression:
QMR[BAUD] = SYSCLK / [2
× (desired QSPI_CLK baud rate)]
16.4.3
TRANSFER DELAYS
The QSPI supports programmable delays for the QSPI_CS signals before and after a transfer. The time
between QSPI_CS assertion and the leading QSPI_CLK edge, and the time between the end of one
transfer and the beginning of the next, are both independently programmable.
The chip select to clock delay enable (DSCK) bit in command RAM, QCR[DSCK], enables the
programmable delay period from QSPI_CS assertion until the leading edge of QSPI_CLK. QDLYR[QCD]
determines the period of delay before the leading edge of QSPI_CLK. The following expression
determines the actual delay before the QSPI_CLK leading edge:
QSPI_CS-to-QSPI_CLK delay = QCD/SYSCLK frequency
QCD has a range of 1–127.
When QCD or DSCK equals zero, the standard delay of one-half the QSPI_CLK period is used.
The delay after transmit enable (DT) bit in command RAM enables the programmable delay period from
the negation of the QSPI_CS signals until the start of the next transfer. The delay after transfer can be
used to provide a peripheral deselect interval. A delay can also be inserted between consecutive transfers
to allow serial A/D converters to complete conversion. There are two transfer delay options: the user can
choose to delay a standard period after serial transfer is complete or can specify a delay period. Writing a
value to QDLYR[DTL] specifies a delay period. The DT bit in command RAM determines whether the
standard delay period (DT = 0) or the specified delay period (DT = 1) is used. The following expression is
used to calculate the delay:
Delay after transfer = 32
× QDLYR[DTL] /SYSCLK frequency (DT = 1)
where QDLYR[DTL] has a range of 2–255.
A zero value for DTL causes a delay-after-transfer value of 8192/SYSCLK frequency.
Standard delay after transfer = 17/SYSCLK frequency (DT = 0)
Table 16-2 QSPI_CLK Frequency as Function of CPU Clock and Baud Rate
CPU Clock
QMR [BAUD]
66 MHz
48 MHz
33 MHz
20 MHz
2
16,500,000
12,000,000
8,250,000
5,000,000
4
8,250,000
6,000,000
4,125,000
2,500,000
8
4,125,000
3,000,000
2,062,500
1,250,000
16
2,062,500
1,500,000
1,031,250
625,000
32
1,031,250
750,000
515,625
312,500
255
129,412
94,118
64,706
39,216
F
re
e
sc
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le
S
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d
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I
Freescale Semiconductor, Inc.
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MCF5251 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251_07 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet
MCF5251_08 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251CDVM140 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor
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