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參數資料
| 型號： | MCF5249VF140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數： | 314/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VF140 |
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Real-Time Debug Support
MOTOROLA
Debug Support
19-39
19.4.2.7
BDM Address Attribute (BAAR)
The BAAR register defines the address space for memory-referencing BDM commands. Bits [7:5] are
loaded directly from the BDM command, while the low-order 5 bits can be programmed from the external
development system. To maintain compatibility with the Rev. A implementation, this register is loaded any
time the AATR is written. The BAR is initialized to a value of $5, setting “supervisor data” as the default
address space.
NPL[6]
If set, the Non-Pipelined Mode bit forces the processor core to operate in a nonpipeline
mode of operation. In this mode, the processor effectively executes a single instruction at a
time with no overlap.
When operating in non-pipelined mode, performance is severely degraded. For the V3
design, operation in this mode essentially adds 6 cycles to the execution time of each
instruction. Given that the measured Effective Cycles per Instruction for V3 is ~2
cycles/instruction, meaning performance in non-pipeline mode would be ~8
cycles/instruction, or approximately 25% compared to the pipelined performance.
Regardless of the state of CSR[6], if a PC breakpoint is triggered, it is always reported before
the instruction with the breakpoint is executed. The occurrence of an address and/or data
breakpoint trigger is imprecise in normal pipeline operation. When operating in non-pipeline
mode, these triggers are always reported before the next instruction begins execution. In this
mode, the trigger reporting can be considered to be precise.
As previously detailed, the occurrence of an address and/or data breakpoint should always
happen before the next instruction begins execution. Therefore the occurrence of the
address/data breakpoints should be guaranteed.
IPI[5]
If set, the Ignore Pending Interrupts bit forces the processor core to ignore any pending
interrupt requests signalled while executing in single-instruction-step mode.
SSM[4]
If set, the Single-Step Mode bit forces the processor core to operate in a
single-instruction-step mode. While in this mode, the processor executes a single instruction
and then halts. While halted, any of the BDM commands may be executed. On receipt of the
GO command, the processor executes the next instruction and then halts again. This
process continues until the single-instruction-step mode is disabled.
Table 19-35 BDM Address Attribute Register (BAAR)
BITS
7
6
5
4
3
2
1
0
FIELD
R
SZ
TT
TM
RESET
00
000
10
1
R/W
WRITE ONLY
Table 19-34 Configuration/Status Bit Descriptions (Continued)
BIT NAME
DESCRIPTION
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關PDF資料 |
PDF描述 |
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| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| MCF5249VM140 | 功能描述:IC MPU 32B 140MHZ COLDF 160-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF524x 標準包裝:1 系列:87C 核心處理器:MCS 51 芯體尺寸:8-位 速度:16MHz 連通性:SIO 外圍設備:- 輸入/輸出數:32 程序存儲器容量:8KB（8K x 8） 程序存儲器類型:OTP EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4 V ~ 6 V 數據轉換器:- 振蕩器型:外部 工作溫度:0°C ~ 70°C 封裝/外殼:44-DIP 包裝:管件 其它名稱:864285 |
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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