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參數(shù)資料
| 型號： | MCF5249VF140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 453/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VF140 |
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7-6
MCF5249UM
MOTOROLA
Synchronous Operation
Table 7-4 DCR Field Descriptions (Synchronous Mode)
BITS
NAME
DESCRIPTION
15
SO
Synchronous operation. Selects synchronous or asynchronous mode. When in synchronous
mode, the DRAM controller can be switched to ADRAM mode only by resetting the MCF5249.
0
Asynchronous DRAMs. Default at reset. Do not use.
1
Synchronous DRAMs
Note: bit setting SO=0 is a legacy mode. Do not use. First action must always be to set this bit
one.
14
—
Reserved, should be cleared.
13
NAM
No address multiplexing. Some implementations require external multiplexing. For example,
when linear addressing is required, the DRAM should not multiplex addresses on DRAM
accesses.
0
The DRAM controller multiplexes the external address bus to provide column addresses.
1
The DRAM controller does not multiplex the external address bus to provide column
addresses.
12
COC
Command on SDRAM clock enable (SCKE). Implementations that use external multiplexing
(NAM = 1) must support command information to be multiplexed onto the SDRAM address bus.
0
SCKE functions as a clock enable; self-refresh is initiated by the DRAM controller through
DCR[IS].
1
SCKE drives command information. Because SCKE is not a clock enable, self-refresh
cannot be used (setting DCR[IS]). Thus, external logic must be used if this functionality is
desired. External multiplexing is also responsible for putting the command information on the
proper address bit.
11
IS
Initiate self-refresh command.
0
Take no action or issue a SELFX command to exit self refresh.
1
If DCR[COC] = 0, the DRAM controller sends a SELF command to both SDRAM blocks to put
them in low-power, self-refresh state where they remain until IS is cleared, at which point the
controller sends a SELFX command for the SDRAMs to exit self-refresh. The refresh counter
is suspended while the SDRAMs are in self-refresh; the SDRAM controls the refresh period.
10–9
RTIM
Refresh timing. Determines the timing operation of auto-refresh in the DRAM controller.
Specifically, it determines the number of clocks inserted between a REF command and the next
possible ACTV command. This same timing is used for both memory blocks controlled by the
DRAM controller. This corresponds to tRC in the SDRAM specifications.
00 3 clocks
01 6 clocks
1x
9 clocks
8–0
RC
Refresh count. Controls refresh frequency. The number of bus clocks between refresh cycles is
(RC + 1) * 16. Refresh can range from 16–8192 bus clocks to accommodate both standard and
low-power DRAMs with bus clock operation from less than 2 MHz to greater than 50 MHz.
The following example calculates RC for an auto-refresh period for 4096 rows to receive 64 mS of
refresh every 15.625 s for each row (625 bus clocks at 40 MHz).
# of bus clocks = 625 = (RC field + 1) * 16
RC = (625 bus clocks/16) -1 = 38.06, which rounds to 38; therefore, RC = 0x26.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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