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參數(shù)資料
| 型號： | MCF5249VF140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 278/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VF140 |
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Background-Debug Mode (BDM)
MOTOROLA
Debug Support
19-7
19.3.1
CPU HALT
Although many BDM operations can occur in parallel with CPU operation, unrestricted BDM operation
requires the CPU to be halted. A number of sources can cause the CPU to halt, including the following as
shown in order of priority:
1. The occurrence of the catastrophic fault-on-fault condition automatically halts the processor.
2. The occurrence of a hardware breakpoint can be configured to generate a pending halt condition in
a manner similar to the assertion of the BKPT signal. In all cases, the assertion of this type of halt is
first made pending in the processor. Next, the processor samples for pending halt and interrupt
conditions once per instruction. Once the pending condition is asserted, the processor halts
execution at the next sample point. See Section 19.4.1 Theory of Operation for more detail.
3. The execution of the HALT ColdFire instruction immediately suspends execution. By default this is
a supervisor instruction and attempted execution while in user mode generates a privilege violation
exception. A User Halt Enable (UHE) control bit is provided in the Configuration/Status Register
4. The assertion of the BKPT input pin is treated as a pseudo-interrupt. For example, the halt
condition is made pending until the processor core samples for halts/interrupts. The processor
samples for these conditions once during the execution of each instruction. If there is a pending
halt condition at the sample time, the processor suspends execution and enters the halted state.
There are two special cases involving the assertion of the BKPT pin to be considered.
After the system reset signal is negated, the processor waits for 16 clock cycles before beginning reset
exception processing. If the BKPT input pin is asserted within the first eight cycles after RSTI is negated,
the processor enters the halt state, signaling that halt status, ($F), on the PST outputs. While in this state,
all resources accessible through the debug module can be referenced. This is the only opportunity to force
the ColdFire processor into emulation mode using the EMU bit in the configuration/status register (CSR).
Once the system initialization is complete, the processor response to a BDM GO command is dependent
on the set of BDM commands performed while breakpointed. Specifically, if the processor’s
PC register
was loaded, then the GO command simply causes the processor to exit the halted state and pass control
to the instruction address contained in the PC.
Note: In this case, the normal reset exception processing is bypassed. Conversely, if the
PC register was not loaded, then the GO command causes the processor to exit
the halted state and continue with reset exception processing.
ColdFire also handles a special case of the assertion of BKPT while the processor is stopped by execution
of the STOP instruction. For this case, the processor exits the stopped mode and enters the halted state.
Once halted, all BDM commands may be exercised. When the processor is restarted, it continues with the
execution of the next sequential instruction. For example, the instruction following the STOP opcode.
The halt source is indicated in CSR[27:24]. For simultaneous halt conditions, the highest priority source is
indicated.
19.3.2
BDM SERIAL INTERFACE
Once the CPU is halted and the halt status reflected on the PST outputs, the development system may
send unrestricted commands to the debug module. The debug module implements a synchronous protocol
using a three-pin interface: development serial clock (DSCLK), development serial input (DSI), and
development serial output (DSO). The development system serves as the serial communication channel
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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參數(shù)描述 |
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| MCF5249VM140 | 功能描述:IC MPU 32B 140MHZ COLDF 160-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF524x 標(biāo)準(zhǔn)包裝:1 系列:87C 核心處理器:MCS 51 芯體尺寸:8-位 速度:16MHz 連通性:SIO 外圍設(shè)備:- 輸入/輸出數(shù):32 程序存儲器容量:8KB（8K x 8） 程序存儲器類型:OTP EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4 V ~ 6 V 數(shù)據(jù)轉(zhuǎn)換器:- 振蕩器型:外部 工作溫度:0°C ~ 70°C 封裝/外殼:44-DIP 包裝:管件 其它名稱:864285 |
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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