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參數(shù)資料
| 型號： | PCI1410GHK |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD CONTROLLERS |
| 中文描述： | PC卡控制器 |
| 文件頁數(shù)： | 33/145頁 |
| 文件大小： | 606K |
| 代理商： | PCI1410GHK |
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2–19
Table 2–15. CardBus PC Card Address and Data Terminals
TERMINAL
NAME
NUMBER
PGE
I/O
DESCRIPTION
GGU
GHK
CAD31
CAD30
CAD29
CAD28
CAD27
CAD26
CAD25
CAD24
CAD23
CAD22
CAD21
CAD20
CAD19
CAD18
CAD17
CAD16
CAD15
CAD14
CAD13
CAD12
CAD11
CAD10
CAD9
CAD8
CAD7
CAD6
CAD5
CAD4
CAD3
CAD2
CAD1
CAD0
B2
C3
B3
A3
C4
A6
D7
C7
A8
D8
A9
C9
A10
B10
D10
E12
F10
E13
F13
F11
G10
G11
G12
H12
H10
J11
J12
K13
J10
K10
K12
L13
144
142
141
140
139
129
128
127
124
121
120
118
116
115
113
98
96
97
93
95
92
91
89
87
85
82
83
80
81
77
79
76
C8
A8
E9
F9
C9
C11
B11
A11
C12
B13
C13
A14
B14
C14
B15
G14
G18
G17
H14
G19
H17
H18
J15
J17
J19
K17
K15
K19
K18
L17
L14
L18
I/O
CardBus address and data. These signals make up the multiplexed CardBus address and data
bus on the CardBus interface. During the address phase of a CardBus cycle, CAD31–CAD0
contain a 32-bit address. During the data phase of a CardBus cycle, CAD31–CAD0 contain data.
CAD31 is the most significant bit.
CC/BE3
CC/BE2
CC/BE1
CC/BE0
B7
A11
E11
H13
125
112
99
88
B12
F13
F19
J14
I/O
CardBus bus commands and byte enables. CC/BE3–CC/BE0 are multiplexed on the same
CardBus terminals. During the address phase of a CardBus cycle, CC/BE3–CC/BE0 define the
bus command. During the data phase, this 4-bit bus is used as byte enables. The byte enables
determine which byte paths of the full 32-bit data bus carry meaningful data. CC/BE0 applies to
byte 0 (CAD7–CAD0), CC/BE1 applies to byte 1 (CAD15–CAD8), CC/BE2 applies to byte 2
(CAD23–CAD16), and CC/BE3 applies to byte 3 (CAD31–CAD24).
CPAR
D13
101
G15
I/O
CardBus parity. In all CardBus read and write cycles, the PCI1410 calculates even parity across
the CAD and CC/BE buses. As an initiator during CardBus cycles, the PCI1410 outputs CPAR
with a one-CCLK delay. As a target during CardBus cycles, the calculated parity is compared to
the initiator’s parity indicator; a compare error results in a parity error assertion.
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