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參數(shù)資料
| 型號(hào)： | PI7C8150BMAE |
| 廠商： | Pericom |
| 文件頁(yè)數(shù)： | 8/109頁(yè) |
| 文件大小： | 0K |
| 描述： | IC PCI-PCI BRIDGE ASYNC 208-FQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | * |
| 應(yīng)用： | * |
| 接口： | * |
| 電源電壓： | * |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-FQFP（28x28） |
| 包裝： | 管件 |
| 安裝類型： | 表面貼裝 |
| 產(chǎn)品目錄頁(yè)面： | 1227 (CN2011-ZH PDF) |
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PI7C8150B
ASYNCHRONOUS 2-PORT PCI-TO-PCI BRIDGE
ADVANCE INFORMATION
Page 105 of 109
April 2009 – Revision 1.08
17.3
AC SPECIFICATIONS
Figure 17-1
PCI Signal Timing Measurement Conditions
66 MHz
33 MHz
Symbol
Parameter
Min.
Max.
Min.
Max.
Units
Tsu
Input setup time to CLK – bused signals
1,2,3
3
-
7
-
Tsu(ptp)
Input setup time to CLK – point-to-point
1,2,3
5
-
10, 12
4
-
Th
Input signal hold time from CLK
1,2
0
-
0
-
Tval
CLK to signal valid delay – bused signals
1,2,3
2
6
2
11
Tval(ptp)
CLK to signal valid delay – point-to-point
1,2,3
2
6
2
12
Ton
Float to active delay
1,2
2
-
2
-
Toff
Active to float delay
1,2
-
14
-
28
ns
1. See Figure 17-1 PCI Signal Timing Measurement Conditions.
2. All primary interface signals are synchronized to P_CLK. All secondary interface
signals are synchronized to S_CLKOUT.
3. Point-to-point signals are P_REQ_L, S_REQ_L[7:0], P_GNT_L, S_GNT_L[7:0],
HSLED, HS_SW_L, HS_EN, and ENUM_L. Bused signals are P_AD, P_BDE_L, P_PAR,
P_PERR_L, P_SERR_L, P_FRAME_L, P_IRDY_L, P_TRDY_L, P_LOCK_L,
P_DEVSEL_L, P_STOP_L, P_IDSEL, S_AD, S_CBE_L, S_PAR, S_PERR_L,
S_SERR_L, S_FRAME_L, S_IRDY_L, S_TRDY_L, S_LOCK_L, S_DEVSEL_L, and
S_STOP_L.
4. REQ_L signals have a setup of 10 and GNT_L signals have a setup of 12.
17.4
66MHZ TIMING
Symbol
Parameter
Condition
Min.
Max.
Units
TSKEW
SKEW among S_CLKOUT[9:0]
0
0.250
TDELAY
DELAY between PCLK and S_CLKOUT[9:0]
20pF load
3.14
5.07
TCYCLE
P_CLK, S_CLKOUT[9:0] cycle time
15
30
THIGH
P_CLK, S_CLKOUT[9:0] HIGH time
6
TLOW
P_CLK, S_CLKOUT[9:0] LOW time
6
ns
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