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參數(shù)資料
| 型號(hào)： | PM8315-PI |
| 廠(chǎng)商： | PMC-SIERRA INC |
| 元件分類(lèi)： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA324 |
| 封裝： | 23 X 23 MM, 2.33 MM HEIGHT, PLASTIC, BGA-324 |
| 文件頁(yè)數(shù)： | 134/329頁(yè) |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315-PI |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
119
externally sourced clocking. The slave modes are Clock Slave: EFP Enabled,
Clock Slave: External Signaling, Clock Slave: Clear Channel and Clock Slave: H-
MVIP. The egress serial clock and data interface clocking modes are selected via
the EMODE[2:0] bits in the T1/E1 Egress Serial Interface Mode Select register.
In all egress Clock Master modes the transmit clock can be sourced from either
the common transmit clock, CTCLK, one of the two recovered clocks,
RECVCLK1 and RECVCLK2, or the received clock for that link. The selection
between CTCLK, RECVCLK1 and RECVCLK2 as the reference transmit clock is
the same for all T1/E1 framers. Jitter attenuation can be applied to all master
mode clocks with the TJAT.
Figure 17
- Clock Master: NxChannel
T1-XBAS/E1-TRAN
BasicTransmitter:
Frame Generation,
Alarm Insertion,
Signaling Insertion,
Trunk Conditioning
Line Coding
ESIF
Egress
System
Interface
TRANSMITTER
ED[1:28]
ECLK[1:28]
CTCLK
TJAT
Digital PLL
ED[x] Timed
to ECLK[x]
Receive CLK[1:28]
Transmit Data[1:28]
Transmit CLK[1:28]
Clock Master: NxChannel mode does not indicate frame alignment to the
upstream device. Instead, ECLK[x] is gapped on a per channel basis so that a
subset of the 24 channels in a T1 frame or 32 channels in an E1 frame are
inserted on ED[x]. Channel insertion is controlled by the IDLE_CHAN bits in the
TPSC block’s Egress Control Bytes. The framing bit position is always gapped,
so the number of ECLK[x] pulses is controllable from 0 to 192 pulses per T1
frame or 0 to 256 pulses per E1 frame on a per-channel basis. The parity
functions should not be enabled in NxChannel mode.
Figure 18
- Clock Master: Clear Channel
ESIF
Egress
System
Interface
TRANSMITTER
ED[1:28]
ECLK[1:28]
TJAT
Digital PLL
ED[x] Timed
to ECLK[x]
Transmit Data[1:28]
Transmit CLK[1:28]
CTCLK
Receive CLK[1:28]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
| PM8355 | 4-Channel 2.125, 2.5 and 3.125 Gbit/s Transceiver with Half-rate Support |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱(chēng):PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
| PM8316-PI | 制造商:PMC-Sierra 功能描述: |
| PM8316PIP | 制造商:PMC-Sierra 功能描述: |
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