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參數資料
| 型號： | PM8315-PI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA324 |
| 封裝： | 23 X 23 MM, 2.33 MM HEIGHT, PLASTIC, BGA-324 |
| 文件頁數： | 141/329頁 |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315-PI |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
126
In Clock Master: Clear Channel mode, the elastic store is bypassed and the
ingress clock (ICLK[x]) is a jitter attenuated version of the 1.544 MHz or 2.048
MHz receive clock coming from either the M13 multiplex or SONET/SDH
demapper. The ingress data appears on ID[x] which no frame alignment
indication. Per channel loopbacks are not available in Clear channel mode. The
RCVCLRCH mode bit in the T1/E1 Receive Options register must be set to 1 in
Clock master: Clear Channel mode.
Figure 28
- Clock Slave: External Signaling
ISIF
Ingress
System
Interface
ID[1:28]
IFP[1:28]
ISIG[1:28]
ID[x], IFP[x],
ISIG[x]
Timed to CICLK
Receive Data[1:28]
Receive CLK[1:28]
FRMR
Framer:
Frame Alignment,
Alarm Extraction
RECEIVER
RJAT
Digital Jitter
Attenuator
FRAM
Framer:
Slip Buffer RAM
ELST
Elastic
Store
CIFP
CICLK
In Clock Slave: External Signaling mode, the elastic store is enabled to permit
CICLK to specify the ingress-side timing. The ingress data on ID[x] and signaling
ISIG[x] are bit aligned to the 1.544 MHz or 2.048 MHz common ingress clock
(CICLK) and are frame aligned to the common ingress frame pulse (CIFP).
CICLK can be enabled to be a 1.544 MHz clock or a 2.048 MHz clock. ISIG[x]
contains the robbed-bit signaling state (ABCD or ABAB) in the lower four bits of
each channel. IFP[x] indicates either the frame or superframe alignment on ID[x].
Figure 29
- Clock Slave: H-MVIP
ISIF
Ingress
System
Interface
MVID[1:7]
CASID [1:7]
CMVFP
CMVFPC
CMV8MCLK
Inputs Time d
to CMV8MCLK
CCSID
FRMR
Framer:
Frame A lignmen t,
Alarm Ext raction
RECEIVER
RJAT
Digita l Jitter
Attenuator
FRAM
Framer:
Slip Buffer RAM
ELST
Elastic
Store
Receive Data[1:28]
Receive CLK[1:28]
When Clock Slave: H-MVIP mode is enabled a 8.192Mb/s H-MVIP ingress
interface multiplexes up to 672 channels from 28 T1s or 21 E1s, up to 672
channel associated signaling (CAS) channels from 28 T1s or 21 E1s and
相關PDF資料 |
PDF描述 |
|---|---|
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
| PM8355 | 4-Channel 2.125, 2.5 and 3.125 Gbit/s Transceiver with Half-rate Support |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
| PM8316-PI | 制造商:PMC-Sierra 功能描述: |
| PM8316PIP | 制造商:PMC-Sierra 功能描述: |
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