參數(shù)資料
型號： SPMC68376BGCFT20
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160
封裝： PLASTIC, QFP-160
文件頁數(shù)： 100/440頁
文件大?。?/td> 5622K
代理商： SPMC68376BGCFT20
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MC68336/376
QUEUED SERIAL MODULE
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
9-3
restored to its former level. Refer to 5.3.4 Low-Power Operation for more information
about low-power stop mode.
9.2.1.2 Freeze Operation
The FRZ[1:0] bits in QSMCR are used to determine what action is taken by the QSM
when the IMB FREEZE signal is asserted. FREEZE is asserted when the CPU32
enters background debug mode. At the present time, FRZ0 has no effect; setting FRZ1
causes the QSPI to halt on the first transfer boundary following FREEZE assertion.
Refer to 4.10.2 Background Debug Mode for more information about background
debugging mode.
9.2.1.3 QSM Interrupts
Both the QSPI and SCI can generate interrupt requests. Each has a separate interrupt
request priority register. A single vector register is used to generate exception vector
numbers.
The values of the ILQSPI and ILSCI fields in QILR determine the priority of QSPI and
SCI interrupt requests. The values in these fields correspond to internal interrupt
request signals IRQ[7:1]. A value of %111 causes IRQ7 to be asserted when a QSM
interrupt request is made. Lower field values cause correspondingly lower-numbered
interrupt request signals to be asserted. Setting the ILQSPI or ILSCI field values to
%000 disables interrupts for the respective section. If ILQSPI and ILSCI have the
same non-zero value, and the QSPI and SCI make simultaneous interrupt requests,
the QSPI has priority.
When the CPU32 acknowledges an interrupt request, it places the value in the status
register interrupt priority (IP) mask on the address bus. The QSM compares the IP
mask value to the priority of the request to determine whether it should contend for
arbitration priority. Arbitration priority is determined by the value of the IARB field in
QSMCR. Each module that generates interrupts must have a non-zero IARB value.
Arbitration is performed by means of serial contention between values stored in indi-
vidual module IARB fields.
When the QSM wins interrupt arbitration, it responds to the CPU32 interrupt acknowl-
edge cycle by placing an interrupt vector number on the data bus. The vector number
is used to calculate displacement into the CPU32 exception vector table. SCI and
QSPI vector numbers are generated from the value in the QIVR INTV field. The values
of bits INTV[7:1] are the same for QSPI and SCI. The value of INTV0 is supplied by
the QSM when an interrupt request is made. INTV0 = 0 for SCI interrupt requests;
INTV0 = 1 for QSPI interrupt requests.
At reset, INTV[7:0] is initialized to $0F, the uninitialized interrupt vector number. To
enable interrupt-driven serial communication, a user-defined vector number must be
written to QIVR, and interrupt handler routines must be located at the addresses
pointed to by the corresponding vector. Writes to INTV0 have no effect. Reads of
INTV0 return a value of one.
相關PDF資料
PDF描述
MC68336GMFT20B1 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160
MC68336GVFT20 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160
MC68336GMFT20 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160
MC68336AMFT20 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160
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SPMC802B-PD04 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-pin General Purpose Microcontroller (OTP)
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