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參數(shù)資料
| 型號(hào)： | SPMC68376BGCFT20 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 17/440頁 |
| 文件大?。?/td> | 5622K |
| 代理商： | SPMC68376BGCFT20 |
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MC68336/376
SYSTEM INTEGRATION MODULE
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
5-33
5.6.4.2 LPSTOP Broadcast Cycle
Low-power stop mode is initiated by the CPU32. Individual modules can be stopped
by setting the STOP bits in each module configuration register, or the SIM can turn off
system clocks after execution of the LPSTOP instruction. When the CPU32 executes
LPSTOP, an LPSTOP broadcast cycle is generated. The SIM brings the MCU out of
low-power stop mode when either an interrupt of higher priority than the stored mask
or a reset occurs. Refer to 5.3.4 Low-Power Operation and 4.8.2.1 Low-Power
Stop (LPSTOP) for more information.
During an LPSTOP broadcast cycle, the CPU32 performs a CPU space write to
address $3FFFE. This write puts a copy of the interrupt mask value in the clock control
logic. The mask is encoded on the data bus as shown in Figure 5-14. The LPSTOP
CPU space cycle is shown externally (if the bus is available) as an indication to exter-
nal devices that the MCU is going into low-power stop mode. The SIM provides an
internally generated DSACK response to this cycle. The timing of this bus cycle is the
same as for a fast termination write cycle. If the bus is not available (arbitrated away),
the LPSTOP broadcast cycle is not shown externally.
NOTE
BERR during the LPSTOP broadcast cycle is ignored.
Figure 5-14 LPSTOP Interrupt Mask Level
5.6.5 Bus Exception Control Cycles
An external device or a chip-select circuit must assert at least one of the DSACK[1:0]
signals or the AVEC signal to terminate a bus cycle normally. Bus error processing
occurs when bus cycles are not terminated in the expected manner. The SIM bus mon-
itor can be used to generate BERR internally, causing a bus error exception to be
taken. Bus cycles can also be terminated by assertion of the external BERR or HALT
pins signal, or by assertion of the two signals simultaneously.
Acceptable bus cycle termination sequences are summarized as follows. The case
numbers refer to Table 5-13, which indicates the results of each type of bus cycle
termination.
Normal Termination
— DSACK is asserted; BERR and HALT remain negated (case 1).
Halt Termination
— HALT is asserted at the same time or before DSACK, and BERR remains
negated (case 2).
Bus Error Termination
— BERR is asserted in lieu of, at the same time as, or before DSACK (case 3),
LPSTOP MASK LEVEL
15
8
7
0
IP MASK
14
13
12
11
10
9
6
5
4
3
2
1
000
0000000000
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