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參數(shù)資料
| 型號： | SPMC68376BGCFT20 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 199/440頁 |
| 文件大小： | 5622K |
| 代理商： | SPMC68376BGCFT20 |
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MC68336/376
CAN 2.0B CONTROLLER MODULE (TouCAN)
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
13-16
A received remote frame is not stored in a receive message buffer. It is only used to
trigger the automatic transmission of a frame in response. The mask registers are not
used in remote frame ID matching. All ID bits (except RTR) of the incoming received
frame must match for the remote frame to trigger a response transmission.
13.5.6 Overload Frames
Overload frame transmissions are not initiated by the TouCAN unless certain condi-
tions are detected on the CAN bus. These conditions include:
Detection of a dominant bit in the first or second bit of intermission.
Detection of a dominant bit in the seventh (last) bit of the end-of-frame (EOF) field
in receive frames.
Detection of a dominant bit in the eighth (last) bit of the error frame delimiter or
overload frame delimiter.
13.6 Special Operating Modes
The TouCAN module has three special operating modes:
Debug mode
Low-power stop mode
Auto power save mode
13.6.1 Debug Mode
Debug mode is entered by setting the HALT bit in the CANMCR, or by assertion of the
IMB FREEZE line. In both cases, the FRZ1 bit in CANMCR must also be set to allow
HALT or FREEZE to place the TouCAN in debug mode.
Once entry into debug mode is requested, the TouCAN waits until an intermission or
idle condition exists on the CAN bus, or until the TouCAN enters the error passive or
bus off state. Once one of these conditions exists, the TouCAN waits for the comple-
tion of all internal activity. When this happens, the following events occur:
The TouCAN stops transmitting/receiving frames.
The prescaler is disabled, thus halting all CAN bus communication.
The TouCAN ignores its RX pins and drives its TX pins as recessive.
The TouCAN loses synchronization with the CAN bus and the NOTRDY and
FRZACK bits in CANMCR are set.
The CPU32 is allowed to read and write the error counter registers.
After engaging one of the mechanisms to place the TouCAN in debug mode, the user
must wait for the FRZACK bit to be set before accessing any other registers in the
TouCAN, otherwise unpredictable operation may occur.
To exit debug mode, the IMB FREEZE line must be negated or the HALT bit in
CANMCR must be cleared.
相關(guān)PDF資料 |
PDF描述 |
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