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    參數(shù)資料
    型號(hào)： STM32W108HBU7
    廠(chǎng)商： STMICROELECTRONICS
    元件分類(lèi)： 微控制器/微處理器
    英文描述： SPECIALTY MICROPROCESSOR CIRCUIT, QCC40
    封裝： 6 X 6 MM, 0.50 MM PITCH, ROHS COMPLIANT, VFQFPN-40
    文件頁(yè)數(shù)： 39/198頁(yè)
    文件大小： 2871K
    代理商： STM32W108HBU7
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    STM32W108CB, STM32W108HB
    General-purpose timers
    Doc ID 16252 Rev 3
    133/198
    10.3.3
    Timer x slave mode control register (TIMx_SMCR)
    Address offset: 0xE008 (TIM1) and 0xF008 (TIM2)
    Reset value:
    0x0000 0000
    Bits [6:4] TIM_MMS: Master Mode Selection
    This selects the information to be sent in master mode to a slave timer for synchronization
    using the trigger output (TRGO).
    000: Reset - the TIM_UG bit in the TMRx_EGR register is trigger output.
    If the reset is generated by the trigger input (slave mode controller configured in reset mode),
    then the signal on TRGO is delayed compared to the actual reset.
    001: Enable - counter enable signal CNT_EN is trigger output.
    This mode is used to start both timers at the same time or to control a window in which a slave
    timer is enabled. The counter enable signal is generated by either the TIM_CEN control bit or
    the trigger input when configured in gated mode. When the counter enable signal is controlled
    by the trigger input there is a delay on TRGO except if the master/slave mode is selected (see
    the TIM_MSM bit description in TMRx_SMCR register).
    010: Update - update event is trigger output.
    This mode allows a master timer to be a prescaler for a slave timer.
    011: Compare Pulse.
    The trigger output sends a positive pulse when the TIM_CC1IF flag is to be set (even if it was
    already high) as soon as a capture or a compare match occurs.
    100: Compare - OC1REF signal is trigger output.
    101: Compare - OC2REF signal is trigger output.
    110: Compare - OC3REF signal is trigger output.
    111: Compare - OC4REF signal is trigger output.
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    17
    16
    Reserved
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    13
    12
    11
    10
    9
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    4
    3
    2
    1
    0
    TIM_E
    TP
    TIM_E
    CE
    TIM_ETPS
    TIM_ETF
    TIM_M
    SM
    TIM_TS
    Reserv
    ed
    TIM_SMS
    rw
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