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參數(shù)資料
| 型號： | TMPR4956F |
| 廠商： | Toshiba Corporation |
| 英文描述： | 64-bit RISC (Reduced Instruction Set Computer) microprocessor(64位精簡指令集系統(tǒng)計算機微處理器) |
| 中文描述： | 64位RISC（精簡指令集計算機）微處理器（64位精簡指令集系統(tǒng)計算機微處理器） |
| 文件頁數(shù)： | 54/60頁 |
| 文件大?。?/td> | 244K |
| 代理商： | TMPR4956F |
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TOSHIBA
TENTATIVE
TMPR4955/56
20-Oct.-1999
54
6.8
AC CHARACTERISTICS (TX4956)
6.8.1
TMPR4956F-167/200
CLOCK TIMING
T
C
= 0
°
C to 70
°
C, VccInt = 2.5V
±
5%,VccIO = 3.3 V
±
5%
SYMBOL
CONDITIONS
t
MCH
Transition 5 ns
t
MCL
Transition 5 ns
f
MCK
f
PCK
t
MCP
t
MCR
t
MCF
PARAMETER
MIN.
3.0
3.0
20
50
10
MAX.
UNITS
ns
ns
MHz
MHz
ns
ns
ns
MasterClock High
MasterClock Low
MasterClock Frequency
(*1)
Internal Operation Frequency
MasterClock Period
MasterClock Rise Time
MasterClock Fall Time
83.5/100
167/200
50
2.0
2.0
(*1)
(*2)
Operation of TMPR495F is only guaranteed with the Phase Lock Loop enabled.
All output timings assume a 50 pF capacitive load. Output timings should be derated
where appropriate.
6.8.2
TMPR4956F-167/200
SYSTEM INTERFACE
T
C
= 0
°
C to 70
°
C, VccInt = 2.5V
±
5%,VccIO = 3.3 V
±
5%
SYMBOL
MIN.
t
DO
1.0
t
DS
2.5
t
DH
1.0
PARAMETER
Data Output
(*1,2,3)
Data Setup
(*3)
Data Hold
(*3)
MAX.
5.0
UNITS
ns
ns
ns
(*1) Timings are measured from 1.5V of the SClock to 1.5V of signal.
(*2) Capacitive load for all output timings is 50 pF.
(*3) Data Output, Data Setup and Data Hold apply to all logic signals driven out of or driven
into the TMPR4956F on the system interface. Clocks are specified separately.
6.8.3
CAPACITIVE LOAD DURATION
T
C
= 0
°
C to 70
°
C, VccInt = 2.5V
±
5%,VccIO = 3.3 V
±
5%
PARAMETER
SYMBOL
Load Duration
C
LD
MIN.
MAX.
2.0
UNITS
ns / 25 pF
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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