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參數(shù)資料
| 型號： | V850E1 |
| 廠商： | NEC Corp. |
| 元件分類： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor Core |
| 中文描述： | 32位微處理器內(nèi)核 |
| 文件頁數(shù)： | 119/226頁 |
| 文件大小： | 1709K |
| 代理商： | V850E1 |
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APPENDIX B INSTRUCTION LIST
205
User’s Manual U14559EJ3V1UM
Table B-1. Instruction Function List (in Alphabetical Order) (8/11)
Flag
Mnemonic
Operand
Format
CY
OV
S
Z
SAT
Instruction Function
SET1
reg2, [reg1]
IX
0/1
Set Bit. First, reads the data of general-
purpose register reg1 to generate a 32-bit
address. The bit, specified by the data of lower
3 bits of reg2, is set at the byte data location
referenced by the generated address.
SETF
cccc, reg2
IX
Set Flag Condition. The reg2 is set to 1 if a
condition specified by condition code "cccc" is
satisfied; otherwise, a 0 is stored in reg2.
SHL
reg1, reg2
IX
0/1
0
0/1
Shift Logical Left. Logically shifts the word
data of reg2 to the left by ‘n’ positions (0 is
shifted to the LSB side), where ‘n’ is specified
by the lower 5 bits of reg1, and then writes the
result in reg2.
SHL
imm5, reg2
II
0/1
0
0/1
Shift Logical Left. Logically shifts the word
data of reg2 to the left by ‘n’ positions (0 is
shifted to the LSB side), where ‘n’ is specified
by a 5-bit immediate data, zero-extended to
word length, and then writes the result in reg2.
SHR
reg1, reg2
IX
0/1
0
0/1
Shift Logical Right. Logically shifts the word
data of reg2 to the right by ‘n’ positions (0 is
shifted to the MSB side), where ‘n’ is specified
by the lower 5 bits of reg1, and then writes the
result in reg2.
SHR
imm5, reg2
II
0/1
0
0/1
Shift Logical Right. Logically shifts the word
data of reg2 to the right by ‘n’ positions (0 is
shifted to the MSB side), where ‘n’ is specified
by a 5-bit immediate data, zero-extended to
word length, and then writes the result in reg2.
SLD.B
disp7 [ep], reg2
IV
Byte Load. Adds the 7-bit displacement, zero-
extended to word length, to the element
pointer to generate a 32-bit address. Byte data
is read from the generated address, sign-
extended to word length, and then stored in
reg2.
SLD.BU
disp4 [ep], reg2
IV
Unsigned Byte Load. Adds the 4-bit
displacement, zero-extended to word length, to
the element pointer to generate a 32-bit
address. Byte data is read from the generated
address, zero-extended to word length, and
stored in reg2.
SLD.H
disp8 [ep], reg2
IV
Halfword Load. Adds the 8-bit displacement,
zero-extended to word length, to the element
pointer to generate a 32-bit address. Halfword
data is read from this 32-bit address with bit 0
masked to 0, sign-extended to word length,
and stored in reg2.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V902-FREQ | VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT |
| V903-FREQ | VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT |
| VB-24STBU | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-5 | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-E | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V850E2FK4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850FX3-CANIT | 制造商:NEC Electronics Corporation 功能描述:STARTER KIT 32BIT CAN |
| V850R3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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