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參數(shù)資料
| 型號(hào)： | V850E1 |
| 廠商： | NEC Corp. |
| 元件分類： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor Core |
| 中文描述： | 32位微處理器內(nèi)核 |
| 文件頁(yè)數(shù)： | 75/226頁(yè) |
| 文件大小： | 1709K |
| 代理商： | V850E1 |
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User’s Manual U14559EJ3V1UM
CHAPTER 8 PIPELINE
The V850E1 CPU is based on RISC architecture and executes almost all instructions in one clock cycle under
control of a 5-stage pipeline. The instruction execution sequence usually consists of five stages from fetch (IF) to
writeback (WB). The execution time of each stage differs depending on the type of the instruction and the type of the
memory to be accessed. As an example of pipeline operation, Figure 8-1 shows the processing of the CPU when 9
standard instructions are executed in succession.
Figure 8-1. Example of Executing Nine Standard Instructions
IF
ID
EX
MEM
WB
<1>
<2>
<3>
<4>
<5>
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
<6>
<7>
<8>
<9>
<10>
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
IF
ID
EX
MEM
WB
<11> <12> <13>
Instruction 1
......................................
............................
......
.................
.................................................
............................................................
......................................................................
.................................................................................
...........................................................................................
Processing CPU performs
simultaneously
Internal system clock
Time flow (state)
Instruction executed every 1 clock cycle
Instruction 2
Instruction 3
Instruction 4
Instruction 5
Instruction 6
Instruction 7
Instruction 8
Instruction 9
End of
instruc-
tion 1
End of
instruc-
tion 9
End of
instruc-
tion 8
End of
instruc-
tion 7
End of
instruc-
tion 6
End of
instruc-
tion 5
End of
instruc-
tion 4
End of
instruc-
tion 3
End of
instruc-
tion 2
IF (instruction fetch):
Instruction is fetched and fetch pointer is incremented.
ID (instruction decode):
Instruction is decoded, immediate data is generated, and register is read.
EX (execution of ALU, multiplier, and barrel shifter):
Decoded instruction is executed.
MEM (memory access):
Memory at specified address is accessed.
WB (writeback):
Result of execution is written to register.
<1> through <13> in the figure above indicate the states of the CPU. In each state, writeback (WB) of instruction n,
memory access (MEM) of instruction n+1, execution (EX) of instruction n+2, decoding (ID) of instruction n+3, and
fetching (IF) of instruction n+4 are simultaneously performed.
It takes five clock cycles to process a standard
instruction, from the IF stage to the WB stage.
Because five instructions can be processed at the same time,
however, a standard instruction can be executed in 1 clock on average.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V902-FREQ | VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT |
| V903-FREQ | VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT |
| VB-24STBU | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-5 | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-E | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V850E2FK4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850FX3-CANIT | 制造商:NEC Electronics Corporation 功能描述:STARTER KIT 32BIT CAN |
| V850R3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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