參數(shù)資料
型號： V850E1
廠商： NEC Corp.
元件分類： 32位微控制器
英文描述： 32-Bit Microprocessor Core
中文描述： 32位微處理器內(nèi)核
文件頁數(shù)： 137/226頁
文件大小： 1709K
代理商： V850E1
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221
User’s Manual U14559EJ3V1UM
APPENDIX F INDEX
[Numeral]
16-bit format instruction ......................................... 211
16-bit load/store instruction format .......................... 44
2-clock branch ....................................................... 169
3-operand instruction format ................................... 45
32-bit format instruction ......................................... 211
32-bit load/store instruction format .......................... 45
[A]
ADD ........................................................................ 53
ADDI ....................................................................... 54
Additional items related to pipeline ........................ 186
Address space ........................................................ 37
Addressing mode .................................................... 39
Alignment hazard ................................................... 182
AND ........................................................................ 55
ANDI ....................................................................... 56
Arithmetic operation instructions ............................. 48
Arithmetic operation instructions (pipeline) ........... 173
ASID ....................................................................... 30
[B]
Based addressing ................................................... 41
Bcond ...................................................................... 57
Bit ...................................................................... 34, 35
Bit addressing ......................................................... 42
Bit manipulation instruction format .......................... 45
Bit manipulation instructions ................................... 49
Bit manipulation instructions (pipeline) .................. 176
BPAM0 .................................................................... 31
BPAM1 .................................................................... 31
BPAV0 .................................................................... 31
BPAV1 .................................................................... 31
BPC0 ...................................................................... 29
BPC1 ...................................................................... 29
BPDM0 .................................................................... 32
BPDM1 .................................................................... 32
BPDV0 .................................................................... 32
BPDV1 .................................................................... 32
BR instruction (pipeline) ........................................ 175
Branch instructions ................................................. 49
Branch instructions (pipeline) ................................ 174
Breakpoint address mask registers 0 and 1 ............ 31
Breakpoint address setting registers 0 and 1 .......... 31
Breakpoint control registers 0 and 1 ........................ 29
Breakpoint data mask registers 0 and 1 .................. 32
Breakpoint data setting registers 0 and 1 ................ 32
BSH ........................................................................ 59
BSW ........................................................................ 60
Byte ........................................................................ 34
[C]
CALLT .................................................................... 61
CALLT base pointer ................................................ 25
CALLT caller status saving registers ...................... 23
CALLT instruction (pipeline) ................................. 176
Cautions when creating programs ........................ 185
CLR1 ...................................................................... 62
CLR1 instruction (pipeline) ................................... 176
CMOV ..................................................................... 63
CMP ....................................................................... 64
Conditional branch instruction format ..................... 44
CTBP ...................................................................... 25
CTPC ...................................................................... 23
CTPSW .................................................................. 23
CTRET ................................................................... 65
CTRET instruction (pipeline) ................................. 177
[D]
Data alignment ....................................................... 36
Data format ............................................................. 33
Data representation ................................................ 35
Data type ................................................................ 33
DBPC ..................................................................... 24
DBPSW .................................................................. 24
DBRET ................................................................... 66
DBRET instruction (pipeline) ................................ 181
DBTRAP ................................................................. 67
DBTRAP instruction (pipeline) .............................. 181
Debug function instructions .................................... 50
Debug function instructions (pipeline) ................... 181
Debug interface register ......................................... 26
Debug trap ............................................................ 161
DI ............................................................................ 68
DI instruction (pipeline) ......................................... 177
DIR ......................................................................... 26
DISPOSE ............................................................... 69
DISPOSE instruction (pipeline) ............................. 178
DIV ......................................................................... 71
DIVH ....................................................................... 72
DIVHU .................................................................... 74
Divide instructions (pipeline) ................................. 173
DIVU ....................................................................... 75
[E]
ECR ........................................................................ 20
Efficient pipeline processing ................................. 170
EI ............................................................................ 76
相關(guān)PDF資料
PDF描述
V902-FREQ VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT
V903-FREQ VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT
VB-24STBU POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT
VB-24STCU-5 POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT
VB-24STCU-E POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT
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參數(shù)描述
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V850E2FL4 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller
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V850R3 制造商:未知廠家 制造商全稱:未知廠家 功能描述:
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