參數(shù)資料
型號： XC6SLX100T-2FG484I
廠商： Xilinx Inc
文件頁數(shù)： 40/89頁
文件大小： 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標準包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 7911
邏輯元件/單元數(shù)： 101261
RAM 位總計： 4939776
輸入/輸出數(shù)： 296
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
45
Input/Output Logic Switching Characteristics
Table 35: ILOGIC2 Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-3N
-2
-1L
Setup/Hold
TICE0CK/TICKCE0
CE0 pin Setup/Hold with respect to CLK
0.56/
–0.30
0.56/
–0.25
0.79/
–0.22
1.21/
–0.52
ns
TISRCK/TICKSR
SR pin Setup/Hold with respect to CLK
0.74/
–0.23
0.74/
–0.22
0.98/
–0.20
1.31/
–0.45
ns
TIDOCK/TIOCKD
D pin Setup/Hold with respect to CLK without Delay
1.19/
–0.83
1.36/
–0.83
1.73/
–0.83
2.18/
–1.77
ns
TIDOCKD/TIOCKDD
DDLY pin Setup/Hold with respect to CLK (using IODELAY2)
0.31/
0.00
0.47/
0.00
0.54/
0.00
0.63/
–0.39
ns
Combinatorial
TIDI
D pin to O pin propagation delay, no Delay
0.95
1.28
1.53
2.25
ns
TIDID
DDLY pin to O pin propagation delay (using IODELAY2)
0.23
0.39
0.44
0.74
ns
Sequential Delays
TIDLO
D pin to Q pin using flip-flop as a latch without Delay
1.56
1.86
2.39
3.49
ns
TIDLOD
DDLY pin to Q1 pin using flip-flop as a latch (using IODELAY2)
0.68
0.97
1.20
1.94
ns
TICKQ
CLK to Q outputs for XC devices
1.03
1.24
1.43
2.11
ns
CLK to Q outputs for XA and XQ devices
1.38
N/A
1.78
2.11
ns
TRQ_ILOGIC2
SR pin to Q outputs
1.81
2.50
3.05
ns
Table 36: OLOGIC2 Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-3N
-2
-1L
Setup/Hold
TODCK/TOCKD
D1/D2 pins Setup/Hold with respect to CLK
0.81/
–0.05
0.86/
–0.05
1.18/
0.00
1.73/
–0.27
ns
TOOCECK/TOCKOCE
OCE pin Setup/Hold with respect to CLK
0.75/
–0.10
0.75/
–0.10
1.01/
–0.05
1.66/
–0.23
ns
TOSRCK/TOCKSR
SR pin Setup/Hold with respect to CLK
0.70/
–0.28
0.79/
–0.28
1.03/
–0.23
1.39/
–0.47
ns
TOTCK/TOCKT
T1/T2 pins Setup/Hold with respect to CLK
0.24/
–0.08
0.56/
–0.06
0.83/
–0.01
0.99/
–0.19
ns
TOTCECK/TOCKTCE
TCE pin Setup/Hold with respect to CLK
0.58/
–0.06
0.72/
–0.06
1.18/
–0.01
1.51/
–0.13
ns
Sequential Delays
TOCKQ
CLK to OQ/TQ out for XC devices
0.48
0.51
0.74
ns
CLK to OQ/TQ out for XA and XQ devices
0.85
N/A
1.16
0.74
ns
TRQ_OLOGIC2
SR pin to OQ/TQ out
1.81
2.50
3.05
ns
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PDF描述
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