參數(shù)資料
型號(hào)： XC6SLX100T-2FG484I
廠(chǎng)商： Xilinx Inc
文件頁(yè)數(shù)： 47/89頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 7911
邏輯元件/單元數(shù)： 101261
RAM 位總計(jì)： 4939776
輸入/輸出數(shù)： 296
電源電壓： 1.14 V ~ 1.26 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
51
DSP48A1 Switching Characteristics
Table 44: DSP48A1 Switching Characteristics
Symbol
Description
Pre-
adder
Multiplier
Post-
adder
Speed Grade
Units
-3
-3N
-2
-1L
Setup and Hold Times of Data/Control Pins to the Input Register Clock
TDSPDCK_A_A1REG/
TDSPCKD_A_A1REG
A input to A1 register CLK
N/A
0.15/
0.09
0.17/
0.09
0.17/
0.09
0.32/
0.09
ns
TDSPDCK_D_B1REG/
TDSPCKD_D_B1REG
D input to B1 register CLK
Yes
N/A
1.90/
–0.07
1.95/
–0.07
1.95/
–0.07
2.82/
–0.07
ns
TDSPDCK_C_CREG/
TDSPCKD_C_CREG
C input to C register CLK
for XC devices
N/A
0.11/
0.15
0.13/
0.15
0.13/
0.15
0.24/
0.09
ns
C input to C register CLK
for XA and XQ devices
0.11/
0.19
N/A
0.13/
0.23
0.24/
0.09
TDSPDCK_D_DREG/
TDSPCKD_D_DREG
D input to D register CLK
for XC devices
N/A
0.09/
0.15
0.10/
0.15
0.10/
0.15
0.19/
0.12
ns
D input to D register CLK
for XA and XQ devices
0.09/
0.23
N/A
0.10/
0.27
0.19/
0.12
TDSPDCK_OPMODE_B1REG/
TDSPCKD_OPMODE_B1REG
OPMODE input to B1 register CLK
Yes
N/A
1.97/
0.01
2.00/
0.01
2.00/
0.01
2.85/
0.01
ns
TDSPDCK_OPMODE_OPMODEREG/
TDSPCKD_OPMODE_OPMODEREG
OPMODE input to OPMODE
register CLK for XC devices
N/A
0.18/
0.12
0.21/
0.12
0.21/
0.12
0.40/
0.12
ns
OPMODE input to OPMODE
register CLK for XA and XQ
devices
0.18/
0.16
N/A
0.21/
0.22
0.40/
0.12
Setup and Hold Times of Data Pins to the Pipeline Register Clock
TDSPDCK_A_MREG/
TDSPCKD_A_MREG
A input to M register CLK
N/A
Yes
N/A
3.06/
–0.40
3.51/
–0.40
3.51/
–0.40
3.97/
–0.40
ns
TDSPDCK_B_MREG/
TDSPCKD_B_MREG
B input to M register CLK
Yes
N/A
3.96/
–0.68
4.58/
–0.68
4.58/
–0.68
7.00/
–0.68
ns
TDSPDCK_D_MREG/
TDSPCKD_D_MREG
D input to M register CLK
Yes
N/A
4.23/
–0.56
4.80/
–0.56
4.80/
–0.56
6.84/
–0.56
ns
TDSPDCK_OPMODE_MREG/
TDSPCKD_OPMODE_MREG
OPMODE to M register CLK
Yes
N/A
4.18/
–0.48
4.80/
–0.48
4.80/
–0.48
6.88/
–0.48
ns
No
Yes
N/A
2.37/
–0.48
2.70/
–0.48
2.70/
–0.48
4.28/
–0.48
ns
Setup and Hold Times of Data/Control Pins to the Output Register Clock
TDSPDCK_A_PREG/
TDSPCKD_A_PREG
A input to P register CLK
N/A
Yes
4.32/
–0.76
5.06/
–0.76
5.06/
–0.76
7.52/
–0.76
ns
TDSPDCK_B_PREG/
TDSPCKD_B_PREG
B input to P register CLK
Yes
5.87/
–0.59
6.87/
–0.59
6.87/
–0.59
10.55/
–0.59
ns
No
Yes
4.14/
–0.93
4.68/
–0.93
4.68/
–0.93
8.12/
–0.93
ns
TDSPDCK_C_PREG/
TDSPCKD_C_PREG
C input to P register CLK
N/A
Yes
2.20/
–0.23
2.25/
–0.23
2.25/
–0.23
3.27/
–0.23
ns
TDSPDCK_D_PREG/
TDSPCKD_D_PREG
D input to P register CLK
Yes
5.90/
–0.92
6.91/
–0.92
6.91/
–0.92
10.39/
–0.92
ns
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PDF描述
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