參數(shù)資料
型號： XRT72L50IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 11/471頁
文件大?。?/td> 2424K
代理商： XRT72L50IQ
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.2.1
IX
Figure 117. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data ........... 291
T
ABLE
56: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
........................................................... 291
Figure 118. Interfacing the XRT72L50 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU ............................................ 292
Figure 119. Illustration of AMI Line Code ................................................................................................................... 292
Figure 120. Illustration of two examples of HDB3 Decoding ....................................................................................... 293
T
ABLE
57: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................................................... 294
Figure 121. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk .................................................................................................... 294
5.3.2 The Receive E3 Framer Block .............................................................................................................. 295
Figure 122. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ................................................................................................... 295
Figure 123. The Receive E3 Framer Block and the Associated Paths to Other Functional Blocks ............................ 295
5.3.2.1 The Framing Acquisition Mode ................................................................................................... 296
Figure 124. The State Machine Diagram for the Receive E3 Framer E3 Frame Acquisition/Maintenance Algorithm 297
Figure 125. Illustration of the E3, ITU-T G.751 Framing Format ................................................................................. 297
5.3.2.2 The Framing Maintenance Mode ................................................................................................ 299
5.3.2.3 Forcing a Reframe via Software Command ................................................................................ 300
5.3.2.4 Performance Monitoring of the Frame Synchronization Section, within the Receive E3 Framer block
301
5.3.2.5 The RxOOF and RxLOF output pin. ........................................................................................... 301
T
ABLE
58: T
HE
R
ELATIONSHIP
BETWEEN
THE
L
OGIC
S
TATE
OF
THE
R
X
OOF
AND
R
X
LOF
OUTPUT
PINS
,
AND
THE
F
RAMING
S
TATE
OF
THE
R
ECEIVE
E3 F
RAMER
BLOCK
.............................................................................................................. 301
5.3.2.6 E3 Receive Alarms ..................................................................................................................... 302
5.3.2.7 The Loss of Signal (LOS) Alarm ................................................................................................. 302
5.3.2.8 The AIS (Alarm Indication Status) Condition .............................................................................. 303
5.3.2.9 The Far-End-Receive Failure (FERF) Condition ......................................................................... 304
5.3.2.10 Error Checking of the Incoming E3 Frames .............................................................................. 305
Figure 126. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with a
correct BIP-4 Value. ..................................................................................................................................... 306
Figure 127. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
A bit set to “0” .............................................................................................................................................. 307
Figure 128. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with an
incorrect BIP-4 value. .................................................................................................................................. 308
Figure 129. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
A bit-field set to “1” ...................................................................................................................................... 308
5.3.3 The Receive HDLC Controller Block ..................................................................................................... 310
Figure 130. LAPD Message Frame Format ................................................................................................................ 311
T
ABLE
59: T
HE
R
ELATIONSHIP
BETWEEN
THE
C
ONTENTS
OF
R
X
LAPDT
YPE
[1:0]
BIT
-
FIELDS
AND
THE
PMDL M
ESSAGE
T
YPE
/S
IZE
314
5.3.4 The Receive Overhead Data Output Interface ...................................................................................... 316
Figure 131. Flow Chart depicting the Functionality of the LAPD Receiver ................................................................. 316
5.3.4.1 Method 1 - Using the RxOHClk Clock signal .............................................................................. 317
Figure 132. The Receive Overhead Output Interface block ........................................................................................ 317
Figure 133. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 1) . 318
T
ABLE
60: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(F
OR
M
ETHOD
1) ........................................................................................................................................... 318
T
ABLE
61: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
”)
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................... 319
Figure 134. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method 1). ..... 319
T
ABLE
62: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2) .................................................................................................................................................. 320
Figure 135. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 2) . 321
T
ABLE
63: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................................. 321
5.3.5 The Receive Payload Data Output Interface ......................................................................................... 322
Figure 136. Illustration of the signals that are output via the Receive Overhead Data Output Interface block (for Method 2).
322
Figure 137. The Receive Payload Data Output Interface block .................................................................................. 322
T
ABLE
64: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
323
5.3.5.1 Serial Mode Operation Behavior of the XRT72L50 ..................................................................... 324
Figure 138. The Terminal Equipment being interfaced to the Receive Payload Data Input Interface Block (Serial Mode
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PDF描述
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參數(shù)描述
XRT72L50IQ-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50IQTR-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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