參數(shù)資料
型號： XRT72L50IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 6/471頁
文件大?。?/td> 2424K
代理商： XRT72L50IQ
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XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.2.1
á
IV
2.3.8.18 One-Second Frame Parity Error Accumulator Register - LSB .................................................. 112
2.3.8.19 One-Second Frame CP-Bit Error Accumulator Register - MSB ................................................ 113
2.3.8.20 One-Second Frame CP-Bit Error Accumulator Register - LSB ................................................. 113
2.3.8.21 Line Interface Drive Register ..................................................................................................... 113
2.3.8.22 Line Interface Scan Register ..................................................................................................... 116
2.3.8.23 HDLC Control Register ............................................................................................................. 117
2.4 T
HE
L
OSS
OF
C
LOCK
E
NABLE
F
EATURE
............................................................................................................. 117
2.5 U
SING
THE
PMON H
OLDING
R
EGISTER
.............................................................................................................. 118
2.6 T
HE
I
NTERRUPT
S
TRUCTURE
WITHIN
THE
F
RAMER
M
ICROPROCESSOR
I
NTERFACE
S
ECTION
................................. 118
T
ABLE
5: L
IST
OF
ALL
OF
THE
P
OSSIBLE
C
ONDITIONS
THAT
CAN
G
ENERATE
I
NTERRUPTS
WITHIN
EACH
CHANNEL
OF
THE
XRT72L50
F
RAMER
........................................................................................................................................................ 119
T
ABLE
6: A L
ISTING
OF
THE
XRT72L50 F
RAMER
I
NTERRUPT
B
LOCK
R
EGISTERS
(
FOR
DS3 A
PPLICATIONS
) ..................... 119
T
ABLE
7: A L
ISTING
OF
THE
XRT72L50 F
RAMER
I
NTERRUPT
B
LOCK
R
EGISTERS
(
FOR
E3, ITU-T G.832 A
PPLICATIONS
) .. 120
T
ABLE
8: A L
ISTING
OF
THE
XRT72L50 F
RAMER
I
NTERRUPT
B
LOCK
R
EGISTER
(
FOR
E3, ITU-T G.751 A
PPLICATIONS
) ... 120
2.6.1 Automatic Reset of Interrupt Enable Bits ............................................................................................... 122
T
ABLE
9: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
DS3 A
PPLICATIONS
) ...................................................................... 122
T
ABLE
10: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.832 A
PPLICATIONS
) ................................................. 122
T
ABLE
11: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.751 A
PPLICATIONS
) ................................................. 122
2.6.2 One-Second Interrupts .......................................................................................................................... 123
3.0 The Line Interface and scan section ................................................................................................ 124
3.1 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
D
RIVE
R
EGISTER
.................................................................................. 124
Figure 27. XRT72L50 DS3/E3 Framer Interfaced to the XRT73L0x DS3/E3/STS-1 LIU ............................................ 124
T
ABLE
12: T
HE
R
ELATIONSHIP
BETWEEN
THE
STATES
OF
RLOOP LLOOP
AND
THE
RESULTING
LOOP
-
BACK
MODE
WITH
THE
XRT73L0
X
.................................................................................................................................................... 126
3.2 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
S
CAN
R
EGISTER
................................................................................... 127
4.0 DS3 Operation of the XRT72L50 ....................................................................................................... 129
4.1 D
ESCRIPTION
OF
THE
DS3 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
............................................................... 129
Figure 28. DS3 Frame Format for C-bit Parity ............................................................................................................ 129
Figure 29. DS3 Frame Format for M13 ....................................................................................................................... 130
T
ABLE
13: B
IT
2
SETTING
WITHIN
THE
F
RAMER
O
PERATING
M
ODE
R
EGISTER
AND
THE
RESULTING
DS3 F
RAMING
F
ORMAT
130
4.1.1 Frame Synchronization Bits (Applies to both M13 and C-bit Parity Framing Formats) ......................... 131
4.1.2 Performance Monitoring/Error Detection Bits (Parity) ........................................................................... 131
T
ABLE
14: C-
BIT
F
UNCTIONS
FOR
THE
C-
BIT
P
ARITY
DS3 F
RAME
F
ORMAT
...................................................................... 131
4.1.3 Alarm and Signaling-Related Overhead Bits ......................................................................................... 132
4.1.4 The Data Link Related Overhead Bits ................................................................................................... 133
4.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L50 (DS3 M
ODE
O
PERATION
) ............................................................... 133
Figure 30. The XRT72L50 Transmit Section configured to operate in the DS3 Mode ................................................ 134
4.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 135
Figure 31. The Transmit Payload Data Input Interface Block ...................................................................................... 135
T
ABLE
15: D
ESCRIPTIONS
FOR
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
................... 135
4.2.1.1 Mode 1 - Serial/Loop-Timing Mode Behavior of the XRT72L50 .................................................. 136
Figure 32. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 1(Serial/
Loop-Timed) Operation ................................................................................................................................ 137
Figure 33. Behavior of the Terminal Interface signals between the Transmit Payload Data Input Interface block of the
XRT72L50 and the Terminal Equipment (Mode 1 Operation) ...................................................................... 138
4.2.1.2 Mode 2 - The Serial/Local-Timed/Frame-Slave Mode Behavior of the XRT72L50 ..................... 139
Figure 34. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 2 (Serial/
Local-Timed/Frame-Slave) Operation .......................................................................................................... 140
4.2.1.3 Mode 3 - The Serial/Local-Timed/Frame-Master Mode Behavior of the XRT72L50 ................... 141
Figure 35. Behavior of the Terminal Interface signals between the XRT72L50 and the Terminal Equipment (Mode 2
Operation) .................................................................................................................................................... 141
Figure 36. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 3 (Serial/
Local-Timed/Frame-Master) Operation ........................................................................................................ 142
4.2.1.4 Mode 4 - The Nibble-Parallel/Loop-Timed Mode Behavior of the XRT72L50 ............................. 143
Figure 37. Behavior of the Terminal Interface signals between the XRT72L50 and the Terminal Equipment (DS3 Mode 3
Operation) .................................................................................................................................................... 143
Figure 38. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 4 (Nibble-
Parallel/Loop-Timed) Operation ................................................................................................................... 144
Figure 39. Behavior of the Terminal Interface signals between the XRT72L50 and the Terminal Equipment (Mode 4
Operation) .................................................................................................................................................... 145
4.2.1.5 Mode 5 - The Nibble-Parallel/Local-Timed/Frame-Slave Interface Mode Behavior of the XRT72L50
146
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XRT72L52IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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