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參數(shù)資料
| 型號(hào)： | XRT72L50IQ |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 193/471頁(yè) |
| 文件大小： | 2424K |
| 代理商： | XRT72L50IQ |
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER WITH HDLC CONTROLLER
REV. 1.2.1
180
Table 29
relates the value of this bit field to the Transmit DS3 LIU Interface Output Mode.
N
OTES
:
1.
2.
The default condition is the Bipolar Mode.
This selection also effects the operation of the Receive DS3 LIU Interface block
4.2.5.1.1
The Bipolar Mode Line Codes
If framer is to be operated in the Bipolar Mode, then the DS3 data-stream can be transmitted via the AMI
(Alternate Mark Inversion) or the B3ZS Line Codes. The definition of AMI and B3ZS line codes follow.
4.2.5.1.1.1
The AMI Line Code
AMI or Alternate Mark Inversion, means that consecutive one's pulses (or marks) will be of opposite polarity
with respect to each other. The line code involves the use of three different amplitude levels: +1, 0, and -1. +1
and -1 amplitude signals are used to represent one's (or mark) pulses and the "0" amplitude pulses (or the
absence of a pulse) are used to represent zeros (or space) pulses. The general rule for AMI is: if a given mark
pulse is of positive polarity, then the very next mark pulse will be of negative polarity and vice versa. This
alternating-polarity relationship exists between two consecutive mark pulses, independent of the number of
'zeros' that may exist between these two pulses.
Figure 56
presents an illustration of the AMI Line Code as
would appear at the TxPOS and TxNEG pins of the Framer, as well as the output signal on the line.
N
OTE
:
One of the main reasons that the AMI Line Code has been chosen for driving transformer-coupled media is that this
line code introduces no dc component, thereby minimizing dc distortion in the line.
4.2.5.1.1.2
The B3ZS Line Code
The Transmit DS3 Framer and the associated LIU IC combine the data and timing information (originating from
the TxLineClk signal) into the line signal that is transmitted to the far-end receiver. The far-end receiver has the
task of recovering this data and timing information from the incoming DS3 data stream. Many clock and data
recovery schemes rely on the use of Phase Locked Loop technology. Phase-Locked-Loop (PLL) technology
for clock recovery relies on transitions in the line signal, in order to maintain lock with the incoming DS3 data
stream. However, PLL-based clock recovery scheme, are vulnerable to the occurrence of a long stream of
consecutive zeros (e.g., the absence of transitions). This scenario can cause the PLL to lose lock with the
incoming DS3 data, thereby causing the clock and data recovery process of the receiver to fail. Therefore,
some approach is needed to insure that such a long string of consecutive zeros can never happen. One such
technique is B3ZS encoding. B3ZS (or Bipolar 3 Zero Substitution) is a form of AMI line coding that
implements the following rule.
T
ABLE
29: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
UNI I/O
C
ONTROL
R
EGISTER
AND
THE
T
RANSMIT
DS3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
B
IT
3
T
RANSMIT
DS3 F
RAMER
LIU I
NTERFACE
O
UTPUT
M
ODE
0
Bipolar Mode:
AMI or B3ZS Line Codes are Transmitted and Received
1
Unipolar (Single Rail) Mode
of transmission and reception of DS3 data is selected.
F
IGURE
56. I
LLUSTRATION
OF
AMI L
INE
C
ODE
Data
TxPOS
TxNEG
Line Signal
1 0 1 1 0 0 0 1 0 1 1 1 1 0 1 1 0 1 1 0 0 1 1 0 0 0 0 1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT72L50 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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| XRT72L52 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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參數(shù)描述 |
|---|---|
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| XRT72L50IQTR-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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| XRT72L52IQ | 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER |
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