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參數資料
| 型號： | 7540 |
| 英文描述： | 250MA CMOS LDO, ISUPPLY 1UA & 2% VOUT ACCURACY, -40C to +125C, 3-SOT-89, T/R |
| 中文描述： | 7540群用戶手冊數據4267K/MAY.28.03 |
| 文件頁數： | 300/365頁 |
| 文件大小： | 4267K |
| 代理商： | 7540 |
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7540 Group User’s Manual
3-79
APPENDIX
3.3 Notes on use
(5) Common to all modes (timer Y and timer Z)
Timer Y can stop counting by setting “1” to the timer Y count stop bit in any mode.
Also, when Timer Y underflows, the timer Y interrupt request bit is set to “1”.
Timer Y reloads the value of latch when counting is stopped by the timer Y count stop bit. (When
timer is read out while timer is stopped, the value of latch is read. The value of timer can be read
out only while timer is operating.)
3.3.8 Notes on Serial I/O1
Notes on using serial I/O1 are described below.
(1) Notes when selecting clock synchronous serial I/O
When the clock synchronous serial I/O1 is used, serial I/O2 cannot be used.
When the transmit operation is stopped, clear the serial I/O1 enable bit and the transmit enable
bit to “0” (serial I/O1 and transmit disabled).
G
Reason
Since transmission is not stopped and the transmission circuit is not initialized even if only the
serial I/O1 enable bit is cleared to “0” (serial I/O1 disabled), the internal transmission is running
(in this case, since pins TxD
1
, RxD
1
, S
CLK1
, and S
RDY1
function as I/O ports, the transmission data
is not output). When data is written to the transmit buffer register in this state, data starts to be
shifted to the transmit shift register. When the serial I/O1 enable bit is set to “1” at this time, the
data during internally shifting is output to the TxD
1
pin and an operation failure occurs.
When the receive operation is stopped, clear the receive enable bit to “0” (receive disabled), or
clear the serial I/O1 enable bit to “0” (serial I/O1 disabled).
When the transmit/receive operation is stopped, clear both the transmit enable bit and receive
enable bit to “0” (transmit and receive disabled) simultaneously. (any one of data transmission and
reception cannot be stopped.)
G
Reason
In the clock synchronous serial I/O mode, the same clock is used for transmission and reception.
If any one of transmission and reception is disabled, a bit error occurs because transmission and
reception cannot be synchronized.
In this mode, the clock circuit of the transmission circuit also operates for data reception. Accordingly,
the transmission circuit does not stop by clearing only the transmit enable bit to “0” (transmit
disabled). Also, the transmission circuit cannot be initialized even if the serial I/O1 enable bit is
cleared to “0” (serial I/O1 disabled) (same as
).
When signals are output from the S
RDY1
pin on the reception side by using an external clock, set
all of the receive enable bit, the S
RDY1
output enable bit, and the transmit enable bit to “1”.
When the S
RDY1
signal input is used, set the using pin to the input mode before data is written to
the transmit/receive buffer register.
Setup of a serial I/O1 synchronous clock selection bit when a clock synchronous serial I/O is selected;
“0” : P1
2
pin turns into an output pin of a synchronous clock.
“1” : P1
2
pin turns into an input pin of a synchronous clock.
Setup of a S
RDY1
output enable bit (S
RDY1
) when a clock synchronous serial I/O1 is selected;
“0” : P1
3
pin can be used as a normal I/O pin.
“1” : P1
3
pin turns into a S
RDY1
output pin.
相關PDF資料 |
PDF描述 |
|---|---|
| 7542 | 250mA CMOS LDO, lsupply 1uA and 2% Vout Accuracy, -40C to +125C, 3-SOT-23, T/R |
| 7544 | 3.3V LDO POSITVE VOLTAGE REGULATOR 2% TOL. |
| 75450PC | Peripheral IC |
| D122D | Converter IC |
| D347D | Logic IC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| 7540_M | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:8-BIT CISC SINGLE-CHIP MICROCOMPUTER 740 FAMILY / 740 SERIES |
| 75400 | 制造商:Honeywell Sensing and Control 功能描述: |
| 7-5-4004 | 功能描述:3M 4004 DOUBLE COATED URETHANE F 制造商:3m (tc) 系列:4004 零件狀態(tài):在售 標準包裝:1 |
| 7-5-4008 | 功能描述:3M 4008 DOUBLE COATED URETHANE F 制造商:3m (tc) 系列:4008 零件狀態(tài):在售 標準包裝:1 |
| 754010 | 制造商: 功能描述: 制造商:undefined 功能描述: |
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