參數(shù)資料
型號(hào)： 82801BAICH2
英文描述： PERIPHERAL (MULTIFUNCTION) CONTROLLER
中文描述： 周邊（多功能）控制器
文件頁(yè)數(shù)： 310/462頁(yè)
文件大?。?/td> 3450K
代理商： 82801BAICH2
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LPC Interface Bridge Registers (D31:F0)
9-64
Intel
82801BA ICH2 Datasheet
9.8.3.6
LV2—Level 2 Register
I/O Address:
PMBASE + 14h
(
ACPI P_BLK+4)
00h
No
Core
Attribute:
Size:
Usage:
RO
8-bit
ACPI or Legacy
Default Value:
Lockable:
Power Well:
9.8.3.7
GPE0_STS—General Purpose Event 0 Status Register
I/O Address:
PMBASE + 28h
(
ACPI GPE0_BLK)
0000h
No
Resume
Attribute:
Size:
Usage:
R/WC
16-bit
ACPI
Default Value:
Lockable:
Power Well:
Note:
This register is symmetrical to the General Purpose Event 0 Enable Register. If the corresponding
seen bit is set, then when the _STS bit get set, ICH2 generates a Wake Event. Once back in an S0
state (or if already in an S0 state when the event occurs), ICH2 also generates an SCI if the SCI_EN
bit is set, or an SMI# if the SCI_EN bit is not set. There will be no SCI/SMI# or wake event on
THRMOR_STS since there is no corresponding x_EN bit. None of these bits are reset by CF9h
write. All are reset by RSMRST#, except for RI_STS.
Bit
Description
7:0
Reads to this register return all zeros; writes have no effect. Reads to this register generate a “enter
a level 2 power state” (C2) to the clock control logic. This causes the STPCLK# signal to go active,
and stay active until a break event occurs. Throttling (due either to THTL_EN or THRM# override)
will be ignored.
Bit
Description
15:12
Reserved.
11
PME Status (PME_STS)
—R/WC.
0 = Software clears this bit by writing a 1 to the bit position.
1 = Set by hardware when the PME# signal goes active. Additionally, if the PME_EN bit is set, and
the system is in an S0 state, then the setting of the PME_STS bit will generate an SCI or SMI#
(if SCI_EN is not set). If the PME_EN bit is set, and the system is in an S1–S4 state (or S5 state
due to setting SLP_TYP and SLP_EN), then the setting of the PME_STS bit will generate a
wake event, and an SCI will be generated. If the system is in an S5 state due to power button
override or a power failure, then PME_STS will not cause a wake event or SCI.
10:9
Reserved.
8
RI_STS
—R/WC.
The value of this bit will be maintained through a G3 state and is not affected by a
hard reset caused by RSMRST# or a CF9h write. Assertion of RTCRST# will reset this bit.
0 = Software clears this bit by writing a 1 to the bit position.
1 = Set by hardware when the RI# input signal goes active.
7
SMBus Wake Status (SMB_WAK_STS):
SMBus Wake Status—R/WC. The SMBus controller can
independently cause an SMI# or SCI, so this bit does not need to do so (unlike the other bits in this
register).
0 = Software clears this bit by writing a 1 to the bit position.
1 = Set by hardware to indicate that the wake event was caused by the ICH2’s SMBus logic.
6
TCO SCI Status (TCOSCI_STS)
—R/WC.
0 = Software clears this bit by writing a 1 to the bit position.
1 = Set by hardware when the TCO logic causes an SCI.
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相關(guān)PDF資料
PDF描述
82801FB Intel I/O Controller Hub 6 (ICH6) Family
82801FBM Intel I/O Controller Hub 6 (ICH6) Family
82801FR Intel I/O Controller Hub 6 (ICH6) Family
82801DB Intel 82801DB I/O Controller Hub 4 (ICH4)
82801AA 82801AB (ICH0) I/O Controller Hub
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
82801DB 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4)
82801E 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH)
82801FB 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801FBM 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801FR 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
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