參數(shù)資料
型號： 82801BAICH2
英文描述： PERIPHERAL (MULTIFUNCTION) CONTROLLER
中文描述： 周邊（多功能）控制器
文件頁數(shù)： 397/462頁
文件大小： 3450K
代理商： 82801BAICH2
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Intel
82801BA ICH2 Datasheet
14-11
AC’97 Modem Controller Registers (D31:F6)
14.2.5
x
_PICB—Position In Current Buffer Register
I/O Address:
MBAR + 08h (MIPICB),
MBAR + 18h (MOPICB),
0000h
No
Attribute:
RO
Default Value:
Lockable:
Size:
Power Well:
16 bits
Core
14.2.6
x
_PIV—Prefetch Index Value Register
I/O Address:
MBAR + 0Ah (MIPIV),
MBAR + 1Ah (MOPIV)
00h
No
Attribute:
RO
Default Value:
Lockable:
Size:
Power Well:
8 bits
Core
14.2.7
x
_CR—Control Register
I/O Address:
MBAR + 0Bh (MICR),
MBAR + 1Bh (MOCR)
00h
No
Attribute:
R/W
Default Value:
Lockable:
Size:
Power Well:
8 bits
Core
Bit
Description
15:0
Position In Current Buffer[15:0]—
RO. These bits represent the number of dwords left to be
processed in the current buffer.
Bit
Description
7:5
Hardwired to 0
4:0
Prefetched Index value [4:0]—
RO.
These bits represent which buffer descriptor in the list has
been prefetched.
Bit
Description
7:5
Reserved.
4
Interrupt On Completion Enable (IOCE)—
R/W.
This bit controls whether or not an interrupt
occurs when a buffer completes with the IOC bit set in its descriptor.
0 = Disable.
1 = Enable.
3
FIFO Error Interrupt Enable (FEIE)—
R/W.
This bit controls whether the occurrence of a FIFO
error will cause an interrupt or not.
0 = Disable. Bit 4 in the Status Register will be set, but the interrupt will not occur.
1 = Enable. Interrupt will occur
2
Last Valid Buffer Interrupt Enable (LVBIE)—
R/W.
This bit controls whether the completion of the
last valid buffer will cause an interrupt or not.
0 = Disable. Bit 2 in the Status register will still be set, but the interrupt will not occur.
1 = Enable.
1
Reset Registers (RR)—
R/W (special).
1 = Contents of all registers to be reset, except the interrupt enable bits (bit 4,3,2 of this register).
Software needs to set this bit. It must be set only when the Run/Pause bit is cleared. Setting it
when the Run bit is set will cause undefined consequences. This bit is self-clearing (software
does not need to clear it).
0 = Removes reset condition.
0
Run/Pause Bus master (RPBM)—
R/W.
0 = Pause bus master operation. This results in all state information being retained (i.e., master
mode operation can be stopped and then resumed).
1 = Run. Bus master operation starts.
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PDF描述
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82801FBM Intel I/O Controller Hub 6 (ICH6) Family
82801FR Intel I/O Controller Hub 6 (ICH6) Family
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82801AA 82801AB (ICH0) I/O Controller Hub
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參數(shù)描述
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82801E 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH)
82801FB 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801FBM 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801FR 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
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