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參數(shù)資料
| 型號(hào)： | 82801BAICH2 |
| 英文描述： | PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 中文描述： | 周邊（多功能）控制器 |
| 文件頁數(shù)： | 343/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801BAICH2 |
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Intel
82801BA ICH2 Datasheet
10-11
IDE Controller Registers (D31:F1)
10.2
Bus Master IDE I/O Registers (D31:F1)
The bus master IDE function uses 16 bytes of I/O space, allocated via the BMIBA register, located
in Device 31:Function 1 Configuration space (offset 20h). All bus master IDE I/O space registers
can be accessed as byte, word, or DWord quantities. Reading reserved bits returns an
indeterminate, inconsistent value; writes to reserved bits have no affect (but should not be
attempted). The description of the I/O registers is shown in
Table 10-2
.
10.2.1
BMIC[P,S]—Bus Master IDE Command Register
Address Offset:
Primary: 00h
Secondary: 08h
00h
Attribute:
R/W
Default Value:
Size:
8 bits
Table 10-2. Bus Master IDE I/O Registers
Offset
Mnemonic
Register
Default
Type
00h
BMICP
Command Register Primary
00h
R/W
01h
Reserved
00h
RO
02h
BMISP
Status Register Primary
00h
R/WC
03h
Reserved
00h
RO
04h–07h
BMIDP
Descriptor Table Pointer Primary
xxxxxxxxh
R/W
08h
BMICS
Command Register Secondary
00h
R/W
09h
Reserved
00h
RO
0Ah
BMISS
Status Register Secondary
00h
R/WC
0Bh
Reserved
00h
RO
0Ch–0Fh
BMIDS
Descriptor Table Pointer Secondary
xxxxxxxxh
R/W
Bit
Description
7:4
Reserved. Returns 0s.
3
Read / Write Control (RWC)—
R/W. This bit sets the direction of the bus master transfer: This bit
must NOT be changed when the bus master function is active.
0 = Memory reads.
1 = Memory writes
2:1
Reserved. Returns 0s.
0
Start/Stop Bus Master (START)—
R/W.
1 = Enables bus master operation of the controller. Bus master operation begins when this bit is
detected changing from a zero to a one. The controller will transfer data between the IDE device
and memory only when this bit is set. Master operation can be halted by writing a '0' to this bit.
0 = All state information is lost when this bit is cleared. Master mode operation cannot be stopped
and then resumed. If this bit is reset while bus master operation is still active (i.e., the Bus Master
IDE Active bit of the Bus Master IDE Status register for that IDE channel is set) and the drive has
not yet finished its data transfer (the Interrupt bit in the Bus Master IDE Status register for that
IDE channel is not set), the bus master command is said to be aborted and data transferred from
the drive may be discarded instead of being written to system memory.
This bit is intended to be reset after the data transfer is completed, as indicated by either the Bus
Master IDE Active bit or the Interrupt bit of the Bus Master IDE Status register for that IDE
channel being set, or both.
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