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參數(shù)資料
| 型號： | 82801BAICH2 |
| 英文描述： | PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 中文描述： | 周邊（多功能）控制器 |
| 文件頁數(shù)： | 77/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801BAICH2 |
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Intel
82801BA ICH2 Datasheet
5-21
Functional Description
5.3.1.3
Cycle Type / Direction (CYCTYPE + DIR)
The ICH2 always drives bit 0 of this field to 0. Peripherals running bus master cycles must also
drive bit 0 to 0.
Table 5-6
shows the valid bit encodings.
5.3.1.4
Size
Bits[3:2] are reserved. The ICH2 always drives them to 00. Peripherals running bus master cycles
are also supposed to drive 00 for bits 3:2; however, the ICH2 ignores those bits.
Table 5-7
shows
the bit encodings for Bits[1:0].
5.3.1.5
SYNC
Valid values for the SYNC field are listed in
Table 5-8
.
NOTE:
All other combinations are Reserved.
Table 5-6. Cycle Type Bit Definitions
Bits[3:2]
Bit[1]
Definition
00
0
I/O Read
00
1
I/O Write
01
0
Memory Read
01
1
Memory Write
10
0
DMA Read
10
1
DMA Write
11
x
Reserved. If a peripheral performing a bus master cycle generates this value, the
ICH2 will abort the cycle.
Table 5-7. Transfer Size Bit Definition
Bits[1:0]
Size
00
8 bit transfer (1 byte)
01
16-bit transfer (2 bytes)
10
Reserved. The ICH2 never drives this combination. If a peripheral running a bus master cycle
drives this combination, the ICH2 may abort the transfer.
11
32 bit transfer (4 bytes)
Table 5-8. SYNC Bit Definition
Bits[3:0]
Indication
0000
Ready:
SYNC achieved with no error. For DMA transfers, this also indicates DMA request
deassertion and no more transfers desired for that channel.
0101
Short Wait:
Part indicating wait states. For bus master cycles, the ICH2 does not use this
encoding. It will instead use the Long Wait encoding (see next encoding below).
0110
Long Wait:
Part indicating wait states; many wait states will be added. This encoding driven by
the ICH2 for bus master cycles, rather than the Short Wait (0101).
1001
Ready More (Used only by peripheral for DMA cycle):
SYNC achieved with no error and more
DMA transfers desired to continue after this transfer. This value is valid only on DMA transfers
and is not allowed for any other type of cycle.
1010
Error:
Sync achieved with error. This is generally used to replace the SERR# or IOCHK# signal
on the PCI/ISA bus. It indicates that the data is to be transferred, but there is a serious error in this
transfer. For DMA transfers, this not only indicates an error, but also indicates DMA request
deassertion and no more transfers desired for that channel.
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