參數(shù)資料
型號(hào): 82C836A-20
廠商: Electronic Theatre Controls, Inc.
英文描述: Single-Chip 386sx AT
中文描述: 單芯片386sx在
文件頁數(shù): 105/205頁
文件大?。?/td> 3878K
代理商: 82C836A-20
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁當(dāng)前第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁
Status Register
The status of all four channels can be determined by reading the Status Register.
Information is available to determine if a channel has reached terminal count and whether
an external service request is pending. Bit 0-3 of this register are cleared by a RESET, a
Master Clear, or each time a Status Read takes place. Bits 4-7 are cleared by a RESET, a
Master Clear, or the pending request bits. The channel number corresponds to the bit
position. Refer to Figure 8-8.
B7
B6
B5
B4
B3
B2
B1
B0
____________________________________
____________________________________
TC<3:0> Terminal Count
DRQ<3:0> DMA Request
bits:
B0-B3
TC<3:0> Terminal count reached.
B4-B7
DRQ<3:0> DMA request pending
Temporary Register
The Temporary Register (not accessible in AT-compatible architectures, including
SCATsx) is used as a temporary holding register for data during memory-to-memory
transfers. The register is loaded during the first cycle of a memory-to-memory transfer
from XD0-7. During the second cycle of the transfer, the 8237-compatible subsection
attempts to output the data on the XD0-7 pins, but there is no bus steering logic
implementing this data path. Data from the last memory-to-memory transfer remains in
the register unless a RESET or a Master Clear occurs.
Figure 8-8.
Status Register (Read Only)
DMA Controller
DMA Register Descriptions
I
Chips and Technologies, Inc.
P R E L I M I N A R Y
Revision 3.0
8-15
相關(guān)PDF資料
PDF描述
82C836B Single-Chip 386sx AT
82C862 FireLink USB Dual Controller Quad Port USB
82C931 Plug and Play Integrated Audio Controller
82S09 576-BIT BIPOLAR RAM (64 X 9)
82S19 576-BIT BIPOLAR RAM (64 X 9)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
82C836B 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT
82C83H 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver
82C84 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver
82C84A 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver
82C84A/B 制造商: 功能描述: 制造商:undefined 功能描述: