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參數(shù)資料
| 型號： | 82C836A-20 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 98/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836A-20 |
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During Demand and Block Transfers, the 82C836 generates multiple sequential transfers.
For most of these transfers only the low-order address bits need to change. The 82C836
updates the middle bits only when necessary. This results in an overall throughput
improvement, since S1 states are not necessary when only the low-order bits are updated.
The DMA Page register file is a set of 16 8-bit registers in the 82C836 used to generate
the high order address bits during DMA cycles. Only eight of the registers are actually
used, but all sixteen are included to maintain IBM PC/AT compatibility. Each DMA
channel has a register associated with it, except for Channel 0 of DMA2, which is used
for internal cascading to DMA1. I/O address assignments for these registers are shown
in Table 8-2.
Table 8-2.
DMA Page Register Function I/O Ports
I/O Port
Register
Function
I/O Port
Register
Function
080H
Unused
088H
Unused
081H
8-bit DMA Channel 2 (DACK2)
089H
16-bit DMA Channel 2 (DACK6)
082H
8-bit DMA Channel 3 (DACK3)
08AH
16-bit DMA Channel 3 (DACK7)
083H
8-bit DMA Channel 1 (DACK1)
08BH
16-bit DMA Channel 1 (DACK5)
084H
Unused
08CH
Unused
085H
Unused
08DH
Unused
086H
Unused
08EH
Unused
087H
8-bit DMA Channel 0 (DACK0)
08FH
Refresh cycle
I/O port 80H is normally used externally for diagnotic LEDs, and is updated by the
AT-compatible BIOS during the power-on self-test (POST). The LEDs are optional; they
can either be designed onto the motherboard (usually for evaluation and testing purposes
only), or they can be provided on a removable AT bus add-on card.
Compressed Timing
The DMA subsystem in the 82C836 can be programmed to transfer a word in as few as
three DMA clock cycles (states). The normal AT-compatible DMA cycle consists of
four states: S2, S3, SW, and S4 (this assumes Demand or Block Transfer mode).
Additional DMA wait states (SW) can be programmed. In systems capable of supporting
high throughput, the 82C836 can be programmed to omit the S3 state and assert both
commands in S2. This reduces the minimum cycle to just S2, SW, and S4. If
Compressed Timing is selected, TC is output in S2, and S1 cycles are executed as
necessary to update the middle address bits. Compressed Timing is not allowed in the
memory-to-memory transfer mode.
I
DMA Transfers
DMA Controller
8-8
Revision 3.0
P R E L I M I N A R Y
Chips and Technologies, Inc.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82C836B | Single-Chip 386sx AT |
| 82C862 | FireLink USB Dual Controller Quad Port USB |
| 82C931 | Plug and Play Integrated Audio Controller |
| 82S09 | 576-BIT BIPOLAR RAM (64 X 9) |
| 82S19 | 576-BIT BIPOLAR RAM (64 X 9) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82C836B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C83H | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver |
| 82C84 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A/B | 制造商: 功能描述: 制造商:undefined 功能描述: |
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