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參數(shù)資料
| 型號： | 82C836A-20 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 80/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836A-20 |
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Interrupt Sequence
The 82C836 allows the CPU to perform an indirect jump to a service routine in response
to a request for service from a peripheral device. The indirect jump is based on a vector
provided by the 82C836 on the second of two CPU generated INTA cycles (the first
INTA cycle is used for resolving priority; the second cycle is used for transferring the
vector to the CPU). The events occurring during an interrupt sequence are as follows:
1.
One or more of the interrupt requests (IR7-IR0) becomes active, setting the
corresponding IRR bit(s).
The interrupt controller resolves priority based on the state of IRR, IMR, and ISR and
asserts the INTR output if appropriate.
The CPU accepts the interrupt and responds with an INTA cycle.
During the first INTA cycle, the highest priority ISR bit is set and the corresponding
IRR bit is reset. The internal Cascade address is generated and LD<0:7> outputs
remain tri-stated.
The CPU executes a second INTA cycle, during which the 82C836 drives an 8-bit
vector onto the data pins LD<0:7>, which is in turn latched by the CPU. The format
of this vector is shown in Table 7-2. Note that V<3:7> is programmable by writing
to Initialization Control Word 2.
At the end of the second INTA cycle, the ISR bit is cleared if the Automatic
End-Of-Interrupt (AEOI) mode is selected. Otherwise, the IRS bit must be cleared
by an End-Of-Interrupt (EOI) command from the CPU at the end of the interrupt
service routine.
2.
3.
4.
5.
6.
Table 7-2.
Interrupt Vector Format
Bits
Vectors
IR7
V7
V6
V5
V4
V3
1
1
1
IR6
V7
V6
V5
V4
V3
1
1
0
IR5
V7
V6
V5
V4
V3
1
0
1
IR4
V7
V6
V5
V4
V3
1
0
0
IR3
V7
V6
V5
V4
V3
0
1
1
IR2
V7
V6
V5
V4
V3
0
1
0
IR1
V7
V6
V5
V4
V3
0
0
1
IR0
V7
V6
V5
V4
V3
0
0
0
If no interrupt request is present at the beginning of the first INTA cycle (i.e., a spurious
interrupt), INTC1 issues an interrupt level 7 vector during the second INTA cycle.
I
Interrupt Sequence
Interrupt Controller
7-4
Revision 3.0
P R E L I M I N A R Y
Chips and Technologies, Inc.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82C836B | Single-Chip 386sx AT |
| 82C862 | FireLink USB Dual Controller Quad Port USB |
| 82C931 | Plug and Play Integrated Audio Controller |
| 82S09 | 576-BIT BIPOLAR RAM (64 X 9) |
| 82S19 | 576-BIT BIPOLAR RAM (64 X 9) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82C836B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C83H | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver |
| 82C84 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A/B | 制造商: 功能描述: 制造商:undefined 功能描述: |
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