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參數(shù)資料
| 型號(hào)： | ADSP-21160MKBZ-80 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 11/52頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400 BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時(shí)鐘速率： | 80MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 2.50V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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–19–
REV. 0
ADSP-21160M
Memory Read—Bus Master
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) without
reference to CLKIN. These specifications apply when the
ADSP-21160M is the bus master accessing external
memory space in asynchronous access mode. Note that
timing for ACK, DATA, RDx, WRx, and DMAG strobe
timing parameters only applies to asynchronous access
mode.
Table 9. Memory Read—Bus Master
Parameter
Min
Max
Unit
Timing Requirements:
t
DAD
Address, CIF, Selects Delay to Data
Valid1,2
t
CK – 0.25tCCLK– 11 + W
ns
t
DRLD
RDx Low to Data Valid1,3
0.75t
CK – 11 + W
ns
t
HDA
Data Hold from Address, Selects4
0ns
t
SDS
Data Setup to RDx High1
8ns
t
HDRH
Data Hold from RDx High3,4
1ns
t
DAAK
ACK Delay from Address, Selects2,5
t
CK – 0.5tCCLK – 12 + W
ns
t
DSAK
ACK Delay from RDx Low3,5
t
CK – 0.75tCCLK – 11 + W
ns
t
SAKC
ACK Setup to CLKIN3,5
0.5t
CCLK +3
ns
t
HAKC
ACK Hold After CLKIN3
1ns
Switching Characteristics:
t
DRHA
Address, CIF, Selects Hold After RDx
High3
0.25t
CCLK – 1+ H
ns
t
DARL
Address, CIF, Selects to RDx Low2
0.25t
CCLK – 3ns
t
RW
RDx Pulse width3
t
CK – 0.5tCCLK – 1+ W
ns
t
RWR
RDx High to WRx, RDx, DMAGx Low3
0.5t
CCLK – 1+ HI
ns
W = (number of wait states specified in WAIT register)
t
CK.
HI = t
CK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = t
CK (if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
1 Data Delay/Setup: User must meet t
DAD, tDRLD, or tSDS.
2 The falling edge of MSx, BMS is referenced.
3 Note that timing for ACK, DATA, RDx, WRx, and DMAG strobe timing parameters only applies to asynchronous access mode.
4 Data Hold: User must meet t
HDA or tHDRH in asynchronous access mode. See Example System Hold Time Calculation on page 44 for the calculation of
hold times given capacitive and dc loads.
5 ACK Delay/Setup: User must meet t
DAAK, tDSAK, or tSAKC for deassertion of ACK (Low), all three specifications must be met for assertion of ACK (High).
Figure 15. Memory Read—Bus Master
:5;
'0 $*
$&.
'$7$
5';
$''5(66
06; &,)
%0 6
W'$5/
W5:
W'$'
W'$$.
W+'5+
W+'$
W5:5
W'5/'
W'5+$
W'6$.
W6'6
W6$.&
W+$.&
&/.,1
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