Clock Input Reset Table 4. Clock Input Parameter 80 MHz Unit Min Max Timing Requirements: t CK CLKIN Peri" />
參數(shù)資料
型號: ADSP-21160MKBZ-80
廠商: Analog Devices Inc
文件頁數(shù): 8/52頁
文件大?。?/td> 0K
描述: IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊: SHARC Processor Overview
標(biāo)準(zhǔn)包裝: 1
系列: SHARC®
類型: 浮點(diǎn)
接口: 主機(jī)接口,連接端口,串行端口
時鐘速率: 80MHz
非易失內(nèi)存: 外部
芯片上RAM: 512kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 2.50V
工作溫度: 0°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 400-BBGA
供應(yīng)商設(shè)備封裝: 400-PBGA(27x27)
包裝: 托盤
ADSP-21160M
–16–
REV. 0
Clock Input
Reset
Table 4. Clock Input
Parameter
80 MHz
Unit
Min
Max
Timing Requirements:
t
CK
CLKIN Period
25
80
ns
t
CKL
CLKIN Width Low
10.5
40
ns
t
CKH
CLKIN Width High
10.5
40
ns
t
CKRF
CLKIN Rise/Fall (0.4V–2.0V)
3
ns
Figure 10. Clock Input
Table 5. Reset
Parameter
Min
Max
Unit
Timing Requirements:
t
WRST
RESET Pulsewidth Low1
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100 ms while RESET is
low, assuming stable VDD and CLKIN (not including start-up time of external clock oscillator).
4t
CK
ns
t
SRST
RESET Setup Before CLKIN High2
2 Only required if multiple ADSP-21160Ms must come out of reset synchronous to CLKIN with program counters (PC) equal. Not required for multiple
ADSP-21160Ms communicating over the shared bus (through the external port), because the bus arbitration logic automatically synchronizes itself
after reset.
8ns
Figure 11. Reset
&/.,1
W&.+
W&.
W&./
&/.,1
5(6(7
W:567
W6567
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PDF描述
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