Multiprocessor Bus Request and Host Bus Request Use these specifications for passing of bus mastership between multipro" />
參數(shù)資料
型號： ADSP-21160MKBZ-80
廠商： Analog Devices Inc
文件頁數(shù)： 19/52頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 80MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
ADSP-21160M
–26–
REV. 0
Multiprocessor Bus Request and Host Bus Request
Use these specifications for passing of bus mastership
between multiprocessing ADSP-21160Ms (BRx) or a host
processor (HBR, HBG).
Table 13. Multiprocessor Bus Request and Host Bus Request
Parameter
Min
Max
Unit
Timing Requirements:
t
HBGRCSV
HBG Low to RDx/WRx/CS Valid
19
ns
t
SHBRI
HBR Setup Before CLKIN1
6ns
t
HHBRI
HBR Hold After CLKIN1
1ns
t
SHBGI
HBG Setup Before CLK/=’]IN
6ns
t
HHBGI
HBG Hold After CLKIN High
1ns
t
SBRI
BRx, PA Setup Before CLKIN
9ns
t
HBRI
BRx, PA Hold After CLKIN High
1ns
t
SPAI
PA Setup Before CLKIN
9ns
t
HPAI
PA Hold After CLKIN High
1ns
t
SRPBAI
RPBA Setup Before CLKIN
6
ns
t
HRPBAI
RPBA Hold After CLKIN
2
ns
Switching Characteristics:
t
DHBGO
HBG Delay After CLKIN
7ns
t
HHBGO
HBG Hold After CLKIN
2ns
t
DBRO
BRx Delay After CLKIN
8ns
t
HBRO
BRx Hold After CLKIN
1.5
ns
t
DPASO
PA Delay After CLKIN, Slave
8ns
t
TRPAS
PA Disable After CLKIN, Slave
1.5
ns
t
DPAMO
PA Delay After CLKIN, Master
0.25t
CCLK +9
ns
t
PATR
PA Disable Before CLKIN, Master
0.25t
CCLK – 5ns
t
DRDYCS
REDY (O/D) or (A/D) Low from CS and HBR Low2
0.5t
CK
ns
t
TRDYHG
REDY (O/D) Disable or REDY (A/D) High from HBG2
t
CK +25
ns
t
ARDYTR
REDY (A/D) Disable from CS or HBR High2
11
ns
1 Only required for recognition in the current cycle.
2 (O/D) = open drain, (A/D) = active drive.
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PDF描述
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