參數(shù)資料
型號(hào)： ADSP-BF506BSWZ-4F
廠商： Analog Devices Inc
文件頁數(shù)： 28/80頁
文件大小： 0K
描述： IC DSP 400MHZ 1.4V 120LQFP
視頻文件： Blackfin? BF50x Processor Family
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 閃存（16MB）
芯片上RAM： 68kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.29V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 120-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 120-LQFP-EP（14x14）
包裝： 托盤
Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Parallel Peripheral Interface Timing
Figure 22 on Page 40 describe parallel peripheral interface
operations.
Table 27. Parallel Peripheral Interface Timing
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Unit
Timing Requirements
tPCLKW
PPI_CLK Width1
tSCLK –1.5
ns
tPCLK
PPI_CLK Period1
2 × tSCLK –1.5
ns
Timing Requirements—GP Input and Frame Capture Modes
tPSUD
External Frame Sync Startup Delay
2
4 × tPCLK
ns
tSFSPE
External Frame Sync Setup Before PPI_CLK
(Nonsampling Edge for Rx, Sampling Edge for Tx)
6.7
ns
tHFSPE
External Frame Sync Hold After PPI_CLK
1.5
ns
tSDRPE
Receive Data Setup Before PPI_CLK
4.1
3.5
ns
tHDRPE
Receive Data Hold After PPI_CLK
2
1.6
ns
Switching Characteristics—GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPI_CLK
8.7
8.0
ns
tHOFSPE
Internal Frame Sync Hold After PPI_CLK
1.7
ns
tDDTPE
Transmit Data Delay After PPI_CLK
8.7
8.0
ns
tHDTPE
Transmit Data Hold After PPI_CLK
2.3
1.9
ns
1 PPI_CLK frequency cannot exceed fSCLK/2
2 The PPI port is fully enabled 4 PPI clock cycles after the PAB write to the PPI port enable bit. Only after the PPI port is fully enabled are external frame syncs and data words
guaranteed to be received correctly by the PPI peripheral.
Figure 13. PPI with External Frame Sync Timing
Figure 14. PPI GP Rx Mode with External Frame Sync Timing
PPI_CLK
PPI_FS1/2
tPSUD
tPCLK
tSFSPE
DATA SAMPLED /
FRAME SYNC SAMPLED
DATA SAMPLED /
FRAME SYNC SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
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PDF描述
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