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參數(shù)資料
| 型號(hào)： | ADSP-BF506BSWZ-4F |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 41/80頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 400MHZ 1.4V 120LQFP |
| 視頻文件： | Blackfin? BF50x Processor Family |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 閃存（16MB） |
| 芯片上RAM： | 68kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.29V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 120-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Pulse Width Modulator (PWM) Timing
Table 40. PWM Timing
Parameter
Min
Max
Unit
Timing Requirements
tES
External Sync Pulse Width
2 × tSCLK + 1
ns
Switching Characteristics
tDODIS
Output
1 Inactive (OFF) After Trip Input
12
ns
tDOE
Output1 Delay After External Sync2
2 × tSCLK
5 × tSCLK + 13
ns
tOD
Output
1 Delay After Falling Edge of CLKOUT
5
ns
1 PWM outputs are: PWMx_AH, PWMx_AL, PWMx_BH, PWMx_BL, PWMx_CH, and PWMx_CL.
2 When the external sync signal is synchronous to the peripheral clock, it takes fewer clock cycles for the output to appear compared to when the external sync signal is
asynchronous to the peripheral clock. For more information, see the ADSP-BF50x Blackfin Processor Hardware Reference.
Figure 29. PWM Timing
PWMx_TRIP
PWMx_SYNC
(AS INPUT)
tES
tDOE
OUTPUT
tOD
tDODIS
CLKOUT
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