參數(shù)資料
型號(hào)： ADSP-TS203SABPZ050
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 24/48頁(yè)
文件大小： 0K
描述： IC PROCESSOR 500MHZ 576BGA
標(biāo)準(zhǔn)包裝： 1
系列： TigerSHARC®
類(lèi)型： 定點(diǎn)/浮點(diǎn)
接口： 主機(jī)接口，連接端口，多處理器
時(shí)鐘速率： 500MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 2.50V
電壓 - 核心： 1.05V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 576-BBGA 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 576-BGA-ED（25x25）
包裝： 托盤(pán)
Rev. D
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May 2012
Link Port—Data Out Timing
Figure 20, and Figure 21 provide the data out timing for the
LVDS link ports.
Table 32. Link Port—Data Out Timing
Parameter
Description
Min
Max
Unit
Outputs
tREO
Rising Edge (Figure 17)350
ps
tFEO
Falling Edge (Figure 17)350
ps
tLCLKOP
LxCLKOUT Period (Figure 16)
Greater of 4.0 or
0.9 × LCR × tCCLK
1, 2, 3
Smaller of 12.5 or
1.1 × LCR × tCCLK
1, 2, 3
ns
tLCLKOH
LxCLKOUT High (Figure 16)0.4 × tLCLKOP
1
0.6 × tLCLKOP
1
ns
tLCLKOL
LxCLKOUT Low (Figure 16)0.4 × tLCLKOP
1
0.6 × tLCLKOP
1
ns
tCOJT
LxCLKOUT Jitter (Figure 16)±1504, 5, 6
±2507
ps
tLDOS
LxDATO Output Setup (Figure 18)0.25 × LCR × tCCLK –0.10 × tCCLK
1, 4, 8
0.25 × LCR × tCCLK –0.15 × tCCLK
1, 5, 6, 8
0.25 × LCR × tCCLK –0.30 × tCCLK
1, 7, 8
ns
tLDOH
LxDATO Output Hold (Figure 18)0.25 × LCR × tCCLK –0.10 × tCCLK
1, 4, 8
0.25 × LCR × tCCLK –0.15 × tCCLK
1, 5, 6, 8
0.25 × LCR × tCCLK –0.30 × tCCLK
1, 7, 8
ns
tLACKID
Delay from LxACKI rising edge to first trans-
mission clock edge (Figure 19)
16 × LCR × tCCLK
1, 2
ns
tBCMPOV
LxBCMPO Valid (Figure 19)2 × LCR × tCCLK
1, 2
ns
tBCMPOH
LxBCMPO Hold (Figure 20)3 × TSW – 0.51, 9
ns
Inputs
tLACKIS
LxACKI low setup to guarantee that the trans-
mitter stops transmitting (Figure 20)
LxACKI high setup to guarantee that the trans-
mitter continues its transmission without any
interruption (Figure 21)16 × LCR × tCCLK
1, 2
ns
tLACKIH
LxACKI High Hold Time (Figure 21)0.51
ns
1 Timing is relative to the 0 differential voltage (VOD = 0).
2 LCR (link port clock ratio) = 1, 1.5, 2, or 4. tCCLK is the core period.
3 For the cases of tLCLKOP = 4.0 ns and tLCLKOP = 12.5 ns, the effect of tCOJT specification on output period must be considered.
4 LCR = 1.
5 LCR = 1.5.
6 LCR = 2.
7 LCR = 4.
8 The tLDOS and tLDOH values include LCLKOUT jitter.
9 TSW is a short-word transmission period. For a 4-bit link, it is 2 × LCR × tCCLK. For a 1-bit link, it is 8 × LCR × tCCLK ns.
Figure 16. Link Ports—Output Clock
LxCLKOUT
V
OD =0V
tCOJT
tLCLKOL
tLCLKOH
tLCLKOP
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