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參數(shù)資料
| 型號： | DS3112RD |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | RECT BRIDGE GPP 15A 800V GBJ |
| 中文描述： | DS3/E3多路復(fù)用器參考設(shè)計(jì) |
| 文件頁數(shù)： | 93/135頁 |
| 文件大?。?/td> | 585K |
| 代理商： | DS3112RD |
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DS3112
93 of 135
TLWMS2
TLWMS1
TLWMS0
TRANSMIT LOW
WATERMARK
(bytes)
16
48
80
112
144
176
208
240
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Bits 13 to 15/Receive High Watermark Select Bits (RHWMS0 to RHWMS2).
These control bits
determine when the HDLC controller should set the RHWM status bit in the HDLC Status Register
(HSR). When the receive FIFO contains more than the number of bytes configured by these bits, the
RHWM status bit will be set to a one.
RHWMS2
RHWMS1
RHWMS0
RECEIVE HIGH
WATERMARK
(bytes)
16
48
80
112
144
176
208
240
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
Note 1:
When the CPU bus is operated in the 8-bit mode (CMS = 1), the host should always read the
lower byte (bits 0 to 7) first followed by the upper byte (bits 8 to 15).
Bits that are underlined are read-only; all other bits are read-write.
RHDLC
Receive HDLC FIFO
82h
7
D7
-
6
D6
-
5
D5
-
4
D4
-
3
D3
-
2
D2
-
1
D1
-
0
D0
-
15
n/a
-
14
n/a
-
13
n/a
-
12
n/a
-
11
PS1
-
10
PS0
-
9
8
CBYTE
-
OBYTE
-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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