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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 245/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
1–9
July 2005
Stratix Device Handbook, Volume 2
General-Purpose PLLs in Stratix & Stratix GX Devices
Clock Multiplication & Division
Each Stratix and Stratix GX device enhanced PLL provides clock
synthesis for PLL output ports using m/(n
× post-scale counter) scaling
factors. The input clock is divided by a pre-scale counter, n, and is then
multiplied by the m feedback factor. The control loop drives the VCO to
match fIN × (m/n). Each output port has a unique post-scale counter that
divides down the high-frequency VCO.
For multiple PLL outputs with different frequencies, the VCO is set to the
least common multiple of the output frequencies that meets its frequency
specifications. Then, the post-scale counters scale down the output
frequency for each output port. For example, if output frequencies
required from one PLL are 33 and 66 MHz, then the Quartus II software
sets the VCO to 330 MHz (the least common multiple of 33 and 66 MHz
within the VCO range).
There is one pre-scale counter, n, and one multiply counter, m, per PLL,
with a range of 1 to 512 on each. There are two post-scale counters (l) for
regional clock output ports, four counters (g) for global clock output
ports, and up to four counters (e) for external clock outputs, all ranging
from 1 to 1024 with a 50% duty cycle setting. The post-scale counters
Table 1–5. Enhanced PLL Output Signals
Port
Description
Source
Destination
clk[5..0]
PLL outputs driving regional or global clock
PLL counter Internal Clock
pll_out[3..0]p/n
pll_out[3..0]
are PLL outputs driving the four
differential or eight single-ended external clock
output pins for PLLs 5 or 6. p or n are the positive
(p) and negative (n) pins for differential pins.
PLL counter Pin(s)
extclk4
PLL output driving external clock output pin from
PLLs 11 and 12
PLL g0
counter
Pin
clkloss
Signal indicating the switchover circuit detected a
switchover condition
PLL
switchover
circuit
Logic array
clkbad[1..0]
Signals indicating which reference clock is no
longer toggling. clkbad1 indicates inclk1
status, clkbad0 indicates inclk0 status
PLL
switchover
circuit
Logic array
locked
Lock output from lock detect circuit
active high
PLL lock
detect
Logic array
activeclock
Signal to indicate which clock (1 = inclk0 or
0
= inclk1) is driving the PLL.
PLL clock
multiplexer
Logic array
scandataout
Output of the last shift register in the scan chain
PLL scan
chain
Logic array
相關(guān)PDF資料 |
PDF描述 |
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