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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 674/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應商設備封裝： | 780-FBGA（29x29） |
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Altera Corporation
10–21
July 2005
Stratix Device Handbook, Volume 2
Transitioning APEX Designs to Stratix & Stratix GX Devices
advanced features to improve system timing management and
performance. Table 10–7 shows some of the new features available in
Stratix and Stratix GX enhanced PLLs.
Fast PLLs
Stratix and Stratix GX fast PLLs are similar to the APEX II True-LVDS
PLLs in that the W setting, which governs the relationship between the
clock input and the data rate, and the J setting, which controls the width
Table 10–7. Stratix & Stratix GX Enhanced PLL Features
Feature
Description
Programmable duty cycle (1) Allows variable duty cycle for each PLL clock output.
PLL clock outputs can feed
logic array (1)
Allows the PLL clock outputs to feed data ports of registers or combinatorial logic.
PLL locked output can feed
the logic array (1)
Allows the PLL locked port to feed data ports of registers or combinatorial logic.
Multiplication allowed in
zero-delay buffer mode or
external feedback mode
The PLL clock outputs can be a multiplied or divided down ratio of the PLL input
clock.
Programmable phase shift
allowed in zero-delay buffer
mode or external feedback
mode (2)
The PLL clock outputs can be phase shifted. The phase shift is relative to the PLL
clock output.
Phase frequency detector
(PFD) disable
Allows the VCO to operate at its last set control voltage and frequency with some
long term drift.
Clock output disable (3)
PLL maintains lock with output clocks disabled. (4)
Programmable lock detect &
gated lock
Holds the lock signal low for a programmable number of input clock cycles.
Dynamic clock switchover
Enables the PLL to switch between two reference input clocks, either for clock
redundancy or dual-clock domain applications.
PLL reconfiguration
Allows the counters and delay elements within the PLL to be reconfigured in real-
time without reloading a programmer object file (.pof).
Programmable bandwidth
Provides advanced control of the PLL bandwidth by using the programmable
control of the PLL loop characteristics.
Spread spectrum
Modulates the target frequency over a frequency range to reduce
electromagnetic interference (EMI) emissions.
Notes to Table 10–7:
(1)
These features are also available in fast PLLs.
(2)
In addition to the delay chains at each counter, you can specify the programmable phase shift for each PLL output
at fine and coarse levels.
(3)
Each PLL clock output has an associated clock enable signal.
(4)
If the PLL is used in external feedback mode, the PLL will need to relock.
相關PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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