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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 472/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
5–51
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
■
Create equal trace lengths to avoid skew between signals. Unequal
trace lengths also result in misplaced crossing points and system
margins as the TCCS value increases.
■
Limit vias because they cause discontinuities.
■
Use the common bypass capacitor values such as 0.001 F, 0.01 F,
and 0.1 F to decouple the fast PLL power and ground planes.
■
Keep switching TTL signals away from differential signals to avoid
possible noise coupling.
■
Do not route TTL clock signals to areas under or above the
differential signals.
Software
Support
This section provides information on using the Quartus II software to
create Stratix designs with LVDS transmitters or receivers. You can use
the altlvds megafunction in the Quartus II software to implement the
SERDES circuitry. You must bypass the SERDES circuitry in
×1 and ×2
mode designs and use the altddio megafunction to implement the
deserialization instead. You can use either the logic array or the M512
RAM blocks closest to the differential pins for deserialization in SERDES
bypass mode.
Differential Pins in Stratix
Stratix device differential pins are located in I/O banks 1, 2, 5, and 6 (see
Figure 5–1 on page 5–2). Each bank has differential transmitter and
differential receiver pin pairs. You can use each differential transmitter
pin pair as either a differential data pin pair or a differential clock pin pair
because Stratix devices do not have dedicated LVDS tx_outclock pin
pairs. The differential receiver pin pairs can only function as differential
data pin pairs. You can use these differential pins as regular user I/O pins
when not used as differential pins. When using differential signaling in
an I/O bank, you cannot place non-differential output or bidirectional
pads within five I/O pads of either side of the differential pins to avoid a
decrease in performance on the LVDS signals.
You only need to make assignments to the positive pin of the pin-pair.
The Quartus II software automatically reserves and makes the same
assignment to the negative pin. If you do not assign any differential I/O
standard to the differential pins, the Quartus II software sets them as
LVDS differential pins during fitting, if the design uses the SERDES
circuitry. Additionally, if you bypass the SERDES circuitry, you can still
use the differential pins by assigning a differential I/O standard to the
pins in the Quartus II software. However, when you bypass the SERDES
circuitry in the
×1 and ×2 mode, you must assign the correct differential
I/O standard to the associated pins in the Assignment Organizer. For
more information on how to use the Assignment Organizer, see the
Quartus II On-Line Help.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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