參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 278/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應商設備封裝： | 780-FBGA（29x29） |
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Altera Corporation
1–39
July 2005
Stratix Device Handbook, Volume 2
General-Purpose PLLs in Stratix & Stratix GX Devices
Clocking
Stratix and Stratix GX devices provide a hierarchical clock structure and
multiple PLLs with advanced features. The large number of clocking
resources in combination with the clock synthesis precision provided by
enhanced and fast PLLs provides a complete clock management solution.
Global & Hierarchical Clocking
Stratix and Stratix GX devices provide 16 dedicated global clock
networks, 16 regional clock networks (4 per device quadrant), and
8 dedicated fast regional clock networks. These clocks are organized into
a hierarchical clock structure that allows for up to 22 clocks per device
region with low skew and delay. This hierarchical clocking scheme
provides up to 48 unique clock domains within Stratix and Stratix GX
devices.
There are 16 dedicated clock pins (CLK[15..0]) on Stratix devices and
12 dedicated clock pins (CLK[11..0]) on Stratix GX devices to drive
either the global or regional clock networks. Four clock pins drive each
side of the Stratix device, as shown in Figures 1–19 and 1–20. On Stratix
GX devices, four clock pins drive the top, left, and bottom sides of the
device. The clocks on the right side of the device are not available for
general-purpose PLLs. Enhanced and fast PLL outputs can also drive the
global and regional clock networks.
GNDA_PLL9
Analog ground for PLL 9. You can connect this pin to the GND plane on the
board. (1)
GNDG_PLL9
Guard ring ground for PLL 9. You can connect this pin to the GND plane on the
board. (1)
VCCA_PLL10
Analog power for PLL 10. Connect this pin to 1.5 V, even if the PLL is not
used. (1)
VCCG_PLL10
Guard ring power for PLL 10. Connect this pin to 1.5 V, even if the PLL is not
used. (1)
GNDA_PLL10
Analog ground for PLL 10. Connect
this pin to the GND plane on the board. (1)
GNDG_PLL10
Guard ring ground for PLL 10. You can connect this pin to the GND plane on the
board. (1)
Note to Table 1–13:
(1)
PLLs 3, 4, 9, and 10 are not available on Stratix GX devices for general-purpose configuration. These PLLs are part
of the HSSI block. See AN 236: Using Source-Synchronous Signaling with DPA in Stratix GX Devices for more
information.
Table 1–13. Fast PLL Pins (Part 3 of 3)
Pin
Description
相關PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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